新型电流基准源的设计与实现

通过比较几种典型的电流基准源在电路结构、温度特性等方面的优缺点,研究了双极／BiCMOS工艺的电流基准源设计技术。提出了新型的无需启动电路的PTAT（与绝对温度成正比）电流基准源的设计方法,并由此扩展到零温度系数电流基准源的设计技术。最后,用这种新型PTAT电流基准源和零温度系数的电流基准源分别实现了一种高性能精密运算放大器和模拟振荡器电路。     

电流／电压转换电路在电力系统测量中的应用

详细介绍电流转换为电压（1-V）的电路测量原理及减小误差的方法，并给出流压转换电路在电力系统测量中的具体应用电路图。     

高精度线性电流源的设计与实现

本文通过对基本电流源的电路结构和工作原理进行分析,提出高精度电流源的设计方案,该方案采用由低噪声的运算放大器构成的反馈型电路来设计,并且给出了具体的硬件原理图。分析了影响电流源精度的一些关键因素,实验结果表明:设计的电流源能够满足高精度航空电机的控制需求。该电路具有高可靠性,设计方式灵活,具有很好的使用价值。     

一种高速高线性度采样保持电路

采用SMIC 0.18 μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效应对线性度的影响。同时,增加了一条低阈值NMOS管构成的电流通路来减小整个电路的寄生电容,进而提高缓冲器的线性度。仿真结果表明,该采样保持电路在1 GHz采样频率以内均可达到9位以上的有效位数。当采样频率为500 MHz时,该电路的SFDR为79.76 dB,ENOB为12.02 bit,THD为-85.33 dB,功耗约为26.8 mW。     

一种自偏置电流CMOS基准源的分析与设计

采用了一种结构新颖的CMOS基准源结构,该电路结构利用带隙基准结构产生的高精度PTAT电流作为内部OP AMP的自偏置电流,从而省去了PTAT电流产生电路,使芯片面积更小,基准电流更加接近理想的PTAT电流.该电路结构产生的带隙基准电压温漂达到18.8PPM/℃,PTAT电流几乎与电源电压无关.     

一种电流镜型的BICOMS带隙基准电压源

传统的带隙基准源电路中存在运算放大器，其性能指标在很大程度上受到运放失调电压（Offset）、运放电源电压抑制比（PSRR）等参数的限制。要想进一步其性能，就需在电路结构上进行改进。 为此，笔者设计了一种新型基准源电路，其采用电流镜复制技术，没有使用运算放大器，避免了运放输入失调和电源抑制比的限制，并利用深度负反馈技术，极大地提高了电源抑制比。     

一种新型高精度CMOS电压基准源

在分析MOS管电流电压的温度特性的基础上,基于对两个连接成二极管形式的对称NMOS管通以不同大小的PTAT电流,NMOS管的栅压将向不同方向变化这一原理,通过对这两个NMOS管的栅压进行相互补偿,设计了一种新型的CMOS基准电压源.电路采用TSMC 0.18 μm CMOS工艺进行设计,基于BSIM3V3模型,利用Cadence的Spectre工具对电路进行仿真.结果表明:当电源电压VDD=1.2 V时,其温度系数仅为28×10-6/℃.     

一种宽电压范围电流基准的设计

本文针对电流基准功耗大、电源电压范围窄的问题,设计了一款同时具备低功耗、宽电压范围、低温度系数的CMOS基准电流源.基准电流由PTAT电流和CTAT电流按一定比例系数相加产生,表现出与温度无关的特性.使用基于CMOS亚阈值特性的运放和自级联电流镜,扩大了电源电压范围,降低了电路整体功耗,提升了电路性能.电路基于XFAB 0.35μm CMOS工艺进行设计,结果表明,基准电流为5μA,在-25℃～125℃温度范围内,温漂系数为40 ppm/℃,电源电压为2.5 V～6 V,功耗为25μA.     

基于BiCMOS技术设计的CS/VR电路

运用双极互补金属氧化物半导体（BiCMOS）的先进技术,设计了几个实用的电流源／基准电压源（CS／VR）电路,并籍助于通用电路模拟软件PSpice3.00,对它们进行了仿真研究。     

A Linear CMOS Voltage-to-Current Converter

An improved complementary metal oxide semiconductor (CMOS) voltage-to-current converter is presented. PMOS transistors are employed in the resistor-replacement and voltage-level shifting of the proposed converter to avoid the body effect. To accurately annihilate the nonlinear voltage terms, a better modeling of the drain-to-source current of the MOS transistor operating in the linear region is essential and is adopted. Specifically, the substrate-bias effect of the MOS transistor is treated more accurately in our design. Consequently, the nonlinearity of the large-signal transconductance of the converter is reduced. The voltage-to-current converter is designed and fabricated in a 0.35 μm CMOS technology. The fabricated circuit occupies an area of 267 μm × 197 μm (≈0.053 mm²) and dissipates 3.92 mW from a 3.3 V supply. The measured and simulated data are in good agreement. For a 1 V_P-P input voltage, the measured total harmonic distortion (THD) of the output current is less than 1.2%.     

一种指数增益控制型高线性CMOS中频可变增益放大器

采用跨导线性化技术设计了一种具有指数增益特性的高线性中频可变增益放大器.该放大器由电流调节型可变增益单元、宽范围指数电压转换电路及固定增益放大器构成.基于0.25μm CMOS工艺的测试结果表明,放大器实现了8～48dB的增益连续变化,差分输出1V峰峰值下的三阶互调失真小于-60dBc,最大增益处噪声系数为8.7dB,50Ω负载下三阶输出截点为14.2dBm.     

用于数字电视调谐芯片的高线性CMOS VGA

设计了一种适于DVB-C标准的中频可变增益放大器。该放大器由三部分构成:电流调节型可变增益单元、基于差分对管传输特性的指数控制电压产生电路以及一高线性输出级。采用Chartered0.25μm RFCMOS工艺库下流片。测试结果表明,4～49dB的连续增益范围,100MHz的3dB带宽,50Ω负载下的OIP3为16.8dBm。     

一种高线性宽带CMOS全差分放大器

设计了一种高线性度的宽带CMOS全差分放大器,输入级采用带有电阻共模负反馈的差分电路,输出级则由推挽跨导运算放大器及其反馈环路组成.采用输入级源退化电阻及输出级负反馈技术,使得差分输出峰峰值为1 V时三阶谐波失真达到-60 dB.同时利用反馈环路中反馈电容的欠阻尼滞后补偿作用,使放大器的带宽增大了15%.测试结果表明,在0.25 μmCMOS工艺下,该放大器-3 dB带宽达到150 MHz,噪声系数小于14 dB.     

Low-Voltage CMOS Rail-to-Rail V-I Converters

This paper presents two CMOS low-voltage rail-to-rail voltage-to-current converters (V-I converter) which could be used as basic building blocks to construct low-voltage current-mode analog VLSI circuits. In each of the circuits, an N-type V-I converter cell is connected in parallel with its P-type counterpart to achieve common-mode rail-to-rail operation. A linear differential relationship of the N-type V-I converter, or its P-type complement, is obtained using a new class-AB linearization technique. In the first rail-to-rail V-I converter circuit, a constant transconductance is achieved through the use of two maximum-current selecting circuits and an output subtraction stage. In the second circuit, a constant transconductance value is obtained by manipulating the DC bias currents of N- and P-type V-I converter cells. Both of the circuits can operate from rail to rail with a power supply of 3V, or less depending on the VLSI technology and the DC bias current level.     

一种低功耗10位流水线结构的CMOS A/D转换器的设计

本文设计了一种可满足视频速度应用的低电压低功耗10位流水线结构的CMOS A/D转换器.该转换器由9个低功耗运算放大器和19个比较器组成,采用1.5位/级共9级流水线结构,级间增益为2并带有数字校正逻辑.为了提高其抗噪声能力及降低二阶谐波失真,该A/D转换器采用了全差分结构.全芯片模拟结果表明,在3V工作电压下,以20MHz的速度对2MHz的输入信号进行采样时,其信噪失调比达到53dB,功率消耗为28.7mW.最后,基于0.6μm CMOS工艺得到该A/D转换器核的芯片面积为1.55mm2.     

一种高线性度CMOS栅压自举采样开关

分析了影响MOS采样开关性能的非理想因素,提出了一种新型的栅压自举采样开关,该结构不仅能通过稳定开关管的栅源电压消除导通电阻变化带来的影响,而且能通过虚拟管来消除电荷注入带来的影响。基于华润上华0.13 um标准数模混合工艺,采用Cadence软件对电路进行了模拟,模拟结果显示这种开关线性度高,适合应用于高速高精度模数转换器中。     

基于片上DC-DC的CMOS光接收机前置放大器

利用CSMC 0.6μm CMOS工艺,设计了基于片上DC-DC转换器的光接收机前置放大器。电路采用可调跨阻放大器与片上DC-DC结构,有效地克服了单端跨阻放大器易受电源波动的干扰,并解决了高灵敏度与低失真相互矛盾的问题。模拟结果表明,输入动态范围为83 dB(峰-峰值=0.2μA~3 mA),等效输入电流噪声为1.2 pA/Hz(155 MHz),可稳定工作在155 Mb/s速率上;在5 V电源电压下,功耗为95 mW。     

Comparator Generation and Selection for Highly Linear CMOS Flash Analog-to-Digital Converter

This paper presents a comparator generation and selection method to reduce the linearity errors—DNL and INL—for a CMOS flash analog-to-digital converter (ADC) based on threshold inverter quantization (TIQ) technique. The TIQ flash ADC requires 2 ⁿ – 1 comparators like conventional flash ADCs. However, each comparator in the TIQ flash ADC has different sizes to provide internal reference voltages, while the differential comparators have identical sizes. The design method has been incorporated into a software package and the 2 ⁿ – 1 optimized TIQ comparator layouts are generated as an output of the software package. The linearity errors against the CMOS process, power supply voltage, and temperature variations are significantly improved by the proposed comparator generation and selection method for the TIQ flash ADC. Especially, the DNL dependence on the CMOS process variation can be almost eliminated. The simulation results show 82.6% of DNL and 32.5% of INL improvements against CMOS process variation. For the other variations—power supply voltage and temperature—43.5% for DNL and 6.0% for INL improvement has been achieved. The prototype chips have been fabricated and the chip test results confirms the simulation results.