基于准分子激光工艺制作X射线光掩膜

LIGA工艺是一项能够应用于制造三维微机械结构的微细加工技术,但制作掩膜版工艺复杂、成本高。为了解决商用的微光学系统制造成本问题,在Au薄膜上用准分子激光直写的方法制作掩膜,这样既能够很快得到雏形,同时也能够降低制作的掩膜版的成本。分析讨论了基于电子束制作掩膜版和基于准分子激光制作掩膜版两种方法,得出了准分子激光制作的掩膜在成本和时间上都有优势的结论。将通过准分子激光技术制作的掩膜置于X射线下,在PMMA基板上可以加工很好的三维微结构。通过依次直接激光烧蚀金薄膜可以加工具有一系列微球状结构的吸收体图形,再将此图形转写到PMMA基板上,可以得到的最低像素为25μm。     

45nm IC设计面临的挑战

45nm节点使SoC(系统级芯片)设计者获得比65 nm多40%的晶体管数,或芯片尺寸减小40%,但45 nm工艺的掩膜成本将在数百万美元等级,至少在初期是这样.     

PECVD淀积Si3N4作为光刻掩膜版的保护膜

采用等离子增强化学汽相淀积(PECVD)方法淀积Si3N4薄膜作为光刻掩膜版的保护膜,可以降低掩膜版受损程度,延长使用寿命.分析了Si3N4膜厚的选取要求,给出了PECVD淀积Si3N4膜的工艺条件.实际制作了带有Si3N4保护的光刻掩膜版,并与不带Si3N4保护的掩膜版的使用情况做了对比.结果表明,带有Si3N4保护的光刻掩膜版的使用寿命可明显延长2倍以上.     

IMEC宣布在栅堆叠和多栅极场效应管器件方面的技术突破

在今年的日本京都2005年6月14日VLSI技术研讨会上，IMEC与其在CMOS工艺上的主要合作伙伴们一起宣布几项在栅堆叠（Gate-stack）和多栅极场效应管（MuGFETs）器件方面的技术突破。多栅极场效应管和栅堆叠技术的结合连同在掩膜版光刻技术的进步也创造了一个新纪录，使一个包含六个完全可工作的晶体管的SRAM单元的面积仅有0．247平方微米。     

电子纸的2W2D工艺改善研究

在电子纸行业中,为了减少光刻次数、降低成本,部分产品的TFT基板会采用半色调掩膜工艺,传统的一次湿刻一次干刻(1W1D)方法要求半色调掩膜光刻胶厚度与均一性同时满足较高要求,管控难度大,导致曝光多次返工浪费产能;而且,1W1D的刻蚀均一性很差,使玻璃四周沟道a-Si过薄,影响良率。为了改善这两方面的问题,我们参考了非电子纸产品的两次湿刻两次干刻(2W2D)工艺。然而非电子纸的2W2D工艺会产生较长的a-Si拖尾现象,导致较大的寄生电容,造成良率损失;此外,a-Si残留和沟道特性问题也阻碍了电子纸良率的进一步提升。因此,我们通过降低两次湿刻时间,改善灰化条件,减小a-Si拖尾长度;建立a-Si处理工序,消除a-Si残留;调整a-Si成膜条件和钝化层成膜前处理条件,改善沟道特性。实验结果表明:采用改善后的2W2D工艺可以完全满足电子纸的特性要求,并且相比于1W1D方法,得到的沟道厚度均一性提升50%,阵列检测良率提升4%～10%;同时无需管控半色调掩膜光刻胶的均一性,仅满足光刻胶厚度的管控要求即可,使曝光返工比例降低60%。改善后的2W2D工艺有效改善了电子纸产品的沟道特性与刻蚀均一性,提升了产品良率,减少了产能浪费,降低了成本,对4次光刻电子纸产品具有重要指导意义。     

KLA-Tencor的新型高分辨率TeraScanHR将掩膜版检测带入45纳米及以上节点的生产

全球光掩膜检测技术的领军者KLA-Tencor近日宣布,推出TeraScanHR系统——业内首套新一代45纳米生产级光掩膜检测系统。45纳米及以上节点生产中缺陷尺寸小,并采用极为复杂的OPC,这要求检测设备具有极高的分辨率,TeraScanHR满足了这一要求,同时大大改进了生产效率,客户不仅可以获     

Toppan Printing宣布进入32nm掩膜版量产

为了缩短光刻掩膜版循环周期,控制成本,日本掩膜版制造商凸版印刷（Toppan Printing）日前表示,作为业界第一个开发32nm光掩膜制造工艺的制造商,他们于6月开始量产32nm掩膜版,性能已通过了领先向32nm工艺转移的数码相机、移动电话和其他器件的芯片制造商的验证。     

CRT荫罩制造技术及其在平板显示等领域的应用

CRT荫罩制造工艺的基础技术是光刻腐蚀。将应用于制造荫罩的精密光刻精细腐蚀技术引伸应用到平板显示、微电子、微机械等领域，可以制作出高精度OLED金属掩膜版，LCD、PDP光学掩膜版等，使这一非常成熟的工艺焕发出新的活力。     

Vistec看好08年中国半导体市场

前身徕卡微系统的Vistec半导体系统公司目前供应宏观缺陷检测、缺陷评估与分类工具、光掩膜量测,以及电子束直写与光掩膜制作系统。Vistec半导体系统事业部产品经理Andreas Machura表示,浸没式光刻技术的应用给工艺控制带来了新的挑战,     

相位掩膜特性对光纤光栅性能的影响

介绍了相位掩膜特性对光纤光栅 (OFG)性能的影响。理论分析和实验均表明 ,相位掩膜版的性能直接影响到啁啾光纤光栅功率谱的平坦度以及时延波动的大小 ,由于时延波动是影响啁啾光栅色散补偿的一个重要因素 ,因此对掩膜版的性能要求必须十分严格。通过掩膜版的选择以及紫外扫描曝光过程的控制 ,制作出了高质量的啁啾光纤光栅 ,时延波动小于 2 0 ps,功率波动小于 1dB     

面板过孔设计对聚酰亚胺液扩散的影响

为提高产能,笔记本电脑超高级超维场开关(HADS)产品的聚酰亚胺(PI)膜涂布方式从辊涂的感光树脂转印版(APR版)转印变更为喷墨打印,涂布方式的变更造成了PI液滴无法填充到高段差钝化层(PVX)过孔内,进而在过孔周围PI液堆积产生宏观"线Mura"不良。我们通过变更产品设计与工艺参数调整以及工艺过程优化,设法降低或消除不良产品,使良率满足量产需求。首先,通过变更钝化层掩膜版使得钝化层过孔和Com走线有一定偏移量(钝化层半过孔),半过孔设计利于PI液通过半过孔缺口设计进入钝化层过孔内。为了减小钝化层过孔尺寸和数量对PI液扩散的不利影响,钝化层过孔周期从1/3变更为1/6,过孔尺寸从5.7μm增大到7.5μm。钝化层掩膜版设计的变更极大改善了PI液进入过孔内,将"线Mura"不良率从100%降为15%。其次,从提高PI液滴涂布均匀性方向出发,将喷墨打印涂布方式从1次涂布变更为2次涂布,2次涂布的叠加效果使相邻液滴间扩散时间更久,液滴间距更小,膜厚更均匀,使"线Mura"不良率从15%降为1%。再次,通过改变PI液滴在过孔周围走线的扩散方向来提高扩散均匀性,通过将喷墨打印机台角度从0°变为2°,进一步使"线Mura"不良率从1%降为0.2%。     

一种在真空室内OLED掩模板与镀膜基片的自动分离机构

本机构主要包括磁性掩膜板夹持机构、顶柱嵌套机构、夹持器顶轮机构和掩膜板接受台。主要功能是在真空室内将完成镀膜后的掩膜板从夹持机构中分离,从而达到掩膜板与镀膜基片在真空状态下完成全自动分离动作的工艺要求,提高掩膜板在真空镀膜生产线中的分离、清洗维护及使用效率,从而提高镀膜生产线的生产效率。     

绘图品质媲美电子束绘图机Micronic超越镭射绘图精度极限

现代科技一路向前急驰,带给人们更多超越想象的享受与便利之外,也在半导体制造厂商的头上高悬了一把达摩克利斯之剑.电子产品轻薄小巧的趋势以及价格竞争的压力推动半导体制程朝向纳米时代迈进,目前90纳米尚未全面普及应用,已有厂商试水65纳米、甚至更尖端的45纳米.芯片制造犹如拓印,故而线宽的尺寸又跟掩膜版的精度息息相关,可以说图形精准的掩膜版是半导体制程微细化需要攻克的第一道难题.作为专业镭射图形描绘机的厂商,Micronic致力于提供贴合半导体制程前进步伐的绘图机台,帮助客户获得高精度的掩膜版.     

刻蚀在逻辑器件图形化中的角色

由于引进极紫外线（EUV）光刻技术的迟滞，技术专家们开始利用现有光刻工具的替代性方案去完成32及22纳米工艺。例如，一个颇具前景的解决方案是将间距要求严苛的图形拆分到两个掩膜版，这样图形间距可以加倍。     

不用大尺寸掩膜版的曝光机

V．Tech．公司开发了6、7代TFT-LCD生产线的不用大尺寸掩膜版的曝光机。该曝光设备只要设定基板第一层的图形之后，在不使用大尺寸掩膜版的情况下能够完成后面工序的曝光工艺；同时具有图形监测系统和许多个曝光光源，以及在基板移动方向上约5cm宽度的形成图形的掩膜版装置，可边移动基板边曝光，     

TF 1型图形发生器的研制

一、前言掩膜版制作是半导体集成电路生产的第一道工序,而制作一次版又是掩模版生产中的关键工艺。目前,国内制作一次版仍以刻图—初缩为主要手段。但因刻图—初缩的面积和精度受到限制,无法满足大规模集成电路发展的需要。所以,图形发生器是国内发展大规模集成电路的一项关键设备。     

“瑞萨论坛2006”上海站闭幕

根据Rohm＆Haas电子材料和道康宁达成的新合作协议，双方将致力于亚65纳米节点闪存、DRAM和逻辑集成电路器件旋涂硅硬掩膜抗反射涂层新产品的研发。两年前，双方就已经开始了这种合作，并生产出了商用的旋涂硬掩膜材料。结合了道康宁的高硅含量的树脂材料和罗门哈斯硬掩膜抗反射涂层产品的硅硬掩膜产品不仅能帮助将图形精确地转移到衬底，也能缩短IC工艺时间。     

制程工艺技术发展探讨

IBM联盟开发出可在32纳米芯片中加速实现一种被称为"high-k/metal gate(高电介质金属栅极)"的突破性材料.这种新方法是基于被称为"high-k gate-first(高电介质先加工栅极)"加工工艺的方法,为客户转向高电介质金属栅极技术提供了一种更加简单和更省时间的途径,由此而能够带来的益处包括性能的提高和功耗的降低.通过使用高电介质金属栅极,IBM与联盟合作伙伴成功地开发出比上一代技术体积小50%的芯片,同时提高了众多性能.使用这种新技术的芯片将可以支持多种应用--从用于无线和消费设备的低功耗计算机微芯片到用于游戏和企业计算的高性能微处理器,预计2009年下半年采用.高电介质金属栅极芯片的总功耗可降低大约45%,对于微处理器应用来说,这一创新还可以将性能提升多达30%.     

联电试制采用high-k金属栅极的45nm工艺SRAM

台湾联华电子采用high—k栅极绝缘膜和金属栅极技术,试制出45nm工艺的SRAM,至此,实现32／28nm工艺用high—k／金属栅极技术的第一阶段已完成。该公司2008年10月试制出了28nm工艺的SRAM,加上此次的成果,预计2010年能够开发32／28nm工艺技术。     

以非晶硅为硬掩膜的TaN金属栅的选择性湿法腐蚀

提出了一种在HfSiON介质上,采用非晶硅为硬掩膜的选择性去除TaN的湿法腐蚀工艺。由于SC1(NH4OH:H2O2:H2O)对金属栅具有合适的腐蚀速率且对硬掩膜和高K材料的选择比很高,所以选择它作为TaN的腐蚀溶液。与光刻胶掩膜和TEOS硬掩膜相比,因非晶硅硬掩膜不受SC1溶液的影响且很容易用NH4OH溶液去除（NH4OH溶液对TaN和HfSiON薄膜无损伤）,所以对于在HfSiON介质上实现TaN的选择性去除来说非晶硅硬掩膜是更好的选择。另外,在TaN金属栅湿法腐蚀和硬掩膜去除后, 高K介质的表面是光滑的,这可防止器件性能退化。因此,采用非晶硅为硬掩膜的TaN湿法腐蚀工艺可以应用于双金属栅集成,实现先淀积的TaN金属栅的选择性去除。