双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.     

基于SOPC的嵌入式系统中I^2C总线IP核的设计

利用Altera的QuartosⅡ软件开发平台在FPGA上实现了I^2C总线IP核的设计。IP核满足I^2C总线的功能要求。主设备通过该IP核可以向从设备中写入或者从中读取数据，解决了I^2C总线在SOPC中的应用问题。为了满足复用，该IP核采用Avalon总线接口，同时利用Modelsim进行了功能仿真。     

基于SOPC的边界扫描测试控制器IP核设计

在研究边界扫描数字电路测试技术标准IEEE1149.1的基础上,采用SOPC设计技术,用FPGA设计实现了一款基于Avalon总线的边界扫描测试总线控制IP核,与其它复用IP核可形成以NIOS Ⅱ处理器为核心的通用数字电路边界扫描测试控制器,该控制器产生符合IEEE1149.1标准的测试信号控制被测边界扫描系统,进行各种边界扫描测试;该IP核的成功设计,为基于边界扫描的电子系统机内自测试系统的实现,奠定了坚实的应用基础。     

基于Avalon总线的图像解压缩IP核设计

介绍了基于Avalon总线的静态图像压缩标准JPEG基本模式解码器软IP核的设计和实现.IP核采用流水线和模块化的设计方法,分别设计各个模块完成其独立的功能,然后将这些模块组成一个顶层模块,采用Avalon总线接口,利用SOPC Builder工具将IP核集成到系统中.该IP核极大地提高了解码速度,具有可移植性,可以方...     

基于NiosⅡ的智能多接口片上系统设计

设计了一种基于NiosⅡ处理器的片上系统(SoC),集成了NiosⅡ处理器IP、PCI接口IP、网络接口IP以及基于Wishbone总线的串行接口IP核、CAN接口IP核等。系统具有可重配置、可扩展、灵活、兼容性高、功耗低等优点,适合于片上系统开发与应用。本设计使用Verilog HDL硬件描述语言在QuartusⅡ环境下进行IP软核设计、综合、布局布线,在Model Sim下完成功能、时序仿真,在SoPC下完成系统的定制与集成,在NiosⅡ IDE环境下完成片上系统软件程序的开发,最后在FPGA器件上实现了智能多接口功能的片上系统。     

基于OPENCORE及NiosⅡ处理器的片上系统设计

基于资源IP核的复用设计方式,提出了一种基于OPENCORE及NiosⅡ固核处理器的片上系统设计方法,并重点对Avalon和Wishbone总线IP核互连总线体系结构、基于OPENCORE的IP核实现与应用技术等关键技术进行了深入剖析.     

基于Avalon总线的8051 MCU IP核的设计

设计了一款基于Avalon总线的8051MCU IP核。它支持MCS一51指令集,优化内部结构,通过采用流水线技术、指令映射技术、指令预取技术、微代码技术等极大地提高了IP核的工作速度,使IP核在100 MHz时钟下,能够单周期执行一条指令。本设计使用Modelsim软件完成了功能仿真和时序仿真,并在以Altera公司的Cyclone Ⅱ FPGA芯片为核心的DE2开发板上完成了硬件验证。     

Avalon总线的音频编解码控制器IP核设计

介绍了基于Avalon总线的WM8731音频编解码控制器IP核的设计,包括音频数据访问接口模块和Avalon-MM接口模块等,并利用SOPC技术将其封装成可重用的IP核.自定义IP核的使用,有效降低了该芯片的开发难度,同时也使系统易于扩展和升级,具有较高的灵活性.在Quartus Ⅱ和ModelSim下使用VHDL语言完成了控制器的设计、仿真以及Nios Ⅱ系统的构建,并通过SignalTap Ⅱ逻辑分析仪进行了硬件测试.仿真和测试结果表明,该控制器满足WM8731各项时序要求.     

基于FPGA的ARINC429总线嵌入式接口板的设计与实现

提出了在一块芯片内实现ARINC429总线协议,并将USB、PCI两种接口结合在一块接口板上的新构想;并根据板卡的功能和技术指标要求,设计了基于FPGA的ARINC429总线接口板;在硬件设计上采用模块化方法设计了系统的硬件电路,分析了各部分的功能,并对硬件接口进行了详细的设计;软件设计上从硬件和软件两方面论述了NIOSⅡ处理器的设计,从总体设计、发送通道、接收通道、接口逻辑等方面设计与实现了多通道总线协议IP核;最后对板卡的功能进行测试,结果表明设计的接口板能够达到ARINC429数据通信的要求,能够克服专用芯片中的数据格式固定,使用不够灵活方便等缺点。     

基于SOPC的1553B总线通用接口设计

在研究国外先进协议芯片的基础上,提出了一种基于SOPC技术的1553B总线BC/RT/MT通用接口的设计方法;通过外加模拟收发器,将NIOSⅡ软核处理器与各种功能模块集成在FPGA内部,实现了1553B总线通用接口功能;最后以TMS320LF2407作为宿主机,在NIOSⅡIDE开发环境中针对通用接口BC/RT/MT工作模式分别进行了整体测试,初步测试表明通用接口能够完成1553B总线通讯任务;SOPC技术实现了硬件设计软件化,大大增强了总线接口电路设计的灵活性,缩短了设计周期,提高了系统性能与通用性,有利于系统的扩展。     

基于NIOS的SCSI应用系统设计

介绍一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案,其应用系统控制核心选用了基于NIOS软核的微处理器,将SCSI控制单元的外部主机处理器,DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现,在能充分利用逻辑器件资源的同时,使得设计更紧凑、灵活、高速和可靠。     

基于SOPC的SCSI应用系统设计方法的研究

在分析了SCSI应用系统结构和常规设计方法的基础上，提出了一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案，其中应用系统控制核心选用了基于NIOS软核的微处理器，将SCSI控制单元的外部主机处理器，DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现，在能充分利用逻辑器件资源的同时，使得设计更紧凑、灵活、高速和可靠，     

基于NiosⅡ的音频信号分析仪设计

文中研究了一种基于傅立叶变换和Nios软核控制器的硬件音频信号分析方法,并构成一种音频信号分析仪。该仪器通过Avalon—ST总线有效的把FFT IP核与Nios软核处理器有机的结合起来,在FPGA芯片上配置NiosⅡ软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,该结构使得软件和硬件集成到一片可编程逻辑器件平台上,使设计同时获得软件的灵活性以及硬件的高性能优势。设计中,在AlteraEP2C35系列FPGA芯片中嵌入NiosⅡ软核处理器,使之集成在一片FPGA上,开发效率高、灵活性强,能较好地满足的市场需求。     

可进化芯片的FPGA接口设计与实现

针对FPGA IP核在可进化可编程系统芯片(SoPC)中嵌入时存在FPGA IP核端口时序控制和位流下载的问题,实现一种适用于可进化SoPC芯片的FPGA接口。该FPGA接口使用异步FIFO、双口RAM的结构和可扩展的读/写命令传输方式来实现FPGA IP核与系统的异步通信。嵌入式CPU可以通过FPGA接口实现FPGA IP核的片内位流配置。FPGA接口中的硬件随机数发生器实现进化算法的硬件加速。使用自动验证平台与FPGA原型验证平台对FPGA接口进行验证来实现验证的收敛。测试结果表明,FPGA接口成功实现了嵌入式CPU与FPGA IP核的通信,完成芯片内的进化。     

基于NIOS Ⅱ的VGA控制器IP核的设计

针对LCD控制器IP核只能显示数字和英文字母的问题,提出了一种基于NIOSⅡ的VGA控制器IP核的设计方法,给出了VGA工作原理,介绍了VGA控制器的设计,详细阐述了VGA控制器IP核的设计,即将设计好的VGA控制器安装到SOPC Builder中,最后将VGA控制器IP核添加到NIOSⅡ系统中进行了测试验证。测试结果表明,该IP核可显示多种图形、图象、文字,并可实现动画效果,具有一定的实用价值。     

基于Avalon-ST接口帧读取IP核的设计和应用

研究基于Avalon-ST接口帧读取的IP核设计应用,通过Avalon-ST接口将外部存储中不同格式的帧数据转化为视频流输出。根据Avalon总线协议及Avalon-ST视频协议研究设计方案,使用VerilogHDL语言对模块进行硬件设计,并将实现的模块进行测试。结果表明,该IP核与Altera公司提供的FrameReader模块相比,突破了现有的FrameReader只支持紧缩格式的局限,使其功能更加完善,并且该IP核占用的资源少,工作频率更高,性能得到了优化,实用性更强。