开关电流电路中的时钟馈入效应

本文采用ＭＯＳ开关的集总时变ＲＣ模型，对开关电流（ＳＩ）电路中的时钟馈入效应进行了详细的理论分析，导出了开关电流镜中钟馈电压和钟馈电流的表达式，从而揭示出了钟馈电压／电流与工艺参数、ＭＯＳ器件尺寸、时钟信号幅值及其下降沿斜率等之间的内在关系。用它可对ＳＩ电路中时钟馈入的影响进行快速预测。文中的理论分析与ＳＰＩＣＥ仿真结果相一致。所提供的结果对于设计高精度低功耗ＳＩ电路有应用价值。     

低功耗四边沿触发器设计

根据在保持电路原有性能的前提下可通过降低时钟频率来降低系统功耗的原理和双边沿触发器的设计思想,本文将多值信号信息量大的优点应用于时钟网络上设计了基于三值时钟的四边沿触发器,消除了三值时钟的冗余跳变,从而通过降低时钟频率的方式达到降低功耗的目的。本文设计的四边沿触发器电路结构简单,既可以用于二值时序电路中也可以用于多值时序电路中。模拟结果表明,本文设计的四边沿触发器具有正确的逻辑功能且能有效地降低系统功耗。     

你的时钟,我的布线

在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。当电路从前工序设计人员转移到后工序布线工程师时,可以认为时     

利用扩频技术减少高速时钟电路的电磁干扰

数字电子设备的运行速度越来越快,其时钟频率就越来越高,时钟电路产生的辐射干扰就越为严重。本文介绍了一种对抑制时钟电路辐射干扰较为有效的方法-时钟扩频技术。     

边缘脉冲转换器

要检测方波信号的边缘,一般采用微分电路与逻辑电路,微分电路要外附电阻、电容和二极管等分立元件,抗干扰能力差。采用数字电路作边缘脉冲检测,电路简单,工作可靠。(一)时钟同步的边缘检测器在具有高速时钟信号的数字电路中,可采用触发器配合逻辑门电路把方波边缘转换成脉冲,见图1。图示的电路中采用上升沿触发的D触发器,波形④为上升沿转换的脉冲方波;波形⑤为下降沿转换的脉冲波;波形⑥为上升沿和下降沿合成输出的波形。④、⑤、⑥各端输出的脉冲波宽度为1个时钟周期,它与时钟同步。     

向复杂时钟设计者致敬

我们可以快速回顾一下基本的时钟理论。时钟信号决定着电路的数字设计性能。当时钟信号在高态和低态之间变换时,应用中的逻辑将切换为上升沿、下降沿或两者皆有。由于溢出给定时钟域的事例极多,有必要插入缓冲树来恰当驱动逻辑。时钟树有延迟、歪曲率(skew)、最大功率及信号完整性要求,布线工程师都须予以应对。     

割裂大地对数字信号的影响

着重研究的是数字信号在跨越割裂大地的印刷线上传输的问题。计算过程中采用FTD方法对此问题电磁场分布进行了模拟。并第一次定量地分析了数字信号在传输过程中所发生的变化。并从信号完整性的角度给出了割裂大地的缝宽与时钟信号上升沿时间，以及时钟信号周期同信号传输过程中所发生的畸变的关系，进一步分析了产生这种畸变的原因，文中所得出的数据的结论对实际的PCB设计以及与此相关的一些工程实现具有指导意义。     

数字电路中的电磁兼容设计

该文对数字电路中由信号和时钟电路产生电磁干扰的机理进行了详细的分析和讨论,提出了对信号辐射干扰和时钟电路干扰的有效解决方法,并为电路的设计提供了抑制干扰的一些准则.     

高速时钟电路的EMC设计

能产生射频范围内信号的设备都可能产生电磁干扰(EMI),在高速数字系统中,时钟电路是主要的电磁干扰源,时钟电路的EMC(电磁兼容性)设计好坏直接关系到系统辐射情况和系统的性能.本文讨论了时钟电路中电磁干扰的产生机理和危害,以及降低时钟电路电磁干扰的方法,并采用HYPERLYNX软件来对方法进行验证.     

一种高速高精度时钟占空比稳定电路

设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18 μm CMOS工艺进行设计,电源电压为2 V。当输入差分时钟频率为1.6 GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398 fs,适用于超高速的信号处理系统。     

高速电路非均匀互连线间电磁干扰分析

根据高速电路中线宽发生变化的非均匀互连线结构特点,利用分段线性和等效电路摸型的方法,结合HSPICE电路分析软件,提出了适用于任意条数的非均匀互连线的多导体等效电路模型及仿真模型,从倾斜角度、非均匀互连线长度和信号上升时间几个特殊因素方面,对高速电路中非均匀互连线间的电磁干扰规律进行了分析和总结。     

基于横电磁波小室的IC辐射发射测试方法研究

集成电路(IC)的发展呈现出小型化和集成化的趋势,使得IC电磁辐射越来越强,准确测试出IC电磁辐射对于集成电路电磁兼容设计有重要意义。横电磁波(TEM)小室法是目前最常用的IC辐射测试方法,它使用方形测试板,测试四个角度(0°, 90°, 270°, 360°)的IC辐射值,然而IC电磁辐射具有角度效应,仅用四个角度无法准确测试出IC最大电磁辐射水平。文中基于TEM小室全波仿真模型,使用单根微带线,验证了角度对于IC辐射的影响。设计了基于STM32芯片的圆形测试板和方形测试板,利用TEM小室测试了不同角度、不同模式下的STM32芯片电磁辐射,测量结果证实了不同模式下圆形测试板的测试结果都要大于方形测试板,最大偏差达到16 d Bm,因此圆形测试板更能准确测出芯片的最大电磁辐射水平。     

计算机时钟信号电磁信息泄漏分析

时钟电路在数字电路中占有重要位置,对实现数字电路的功能起决定作用。如果从计算机安全方面考虑,时钟电路同时又是产生电磁辐射的主要来源。本文对计算机时钟信号给出了相关的时域、频域特征,同时对其电磁信息泄漏进行了详细地理论分析。     

时钟电路的电磁兼容设计

时钟电路是数字电路的重要组成部分,其电磁兼容设计是一个复杂的问题。文章在分柝脉冲频谱特性的基础上,研究了时钟电路的电磁干扰问题,提出了时钟电路电磁兼容设计的基本方法。     

All Digital Spread Spectrum Clock Generator for EMI Reduction

An effective solution to control electromagnetic interference in computing appliances such as DVD players or home theater systems is to apply modulation on the system clock. The presence of modulation on the clock reduces the radiated power per unit bandwidth. We present the implementation of a spread spectrum clock generator (SSCG) using strictly digital components. A digital delay line (DDLi) controlled by a small digital circuit is used to increase or decrease the delay on a clock and hence create a modulated output. The DDLi total electrical length is no longer than one period of the 27-MHz reference clock as the digital circuit can adjust to the limited length of the line. The circuit can produce up or down spread by modulating the frequency of the reference with a triangular waveform. The measured peak power reduction is greater than 13 dB for a deviation of about 3% and a frequency modulation of 100 kHz. A real-time digital calibration circuit enables a process and temperature independent operation. The circuit occupies 0.06 mm² in a 0.15-mum CMOS process and consumes 7.1 mW     

印制电路板设计的电磁兼容性分析

阐述了电磁环境日益复杂的情况下,印制电路板电磁兼容性设计在电子产品设计中的必要性,并在分析印制电路板造成信号传输损失、电磁能量辐射形成机理的基础上对印制电路板设计中影响印制线条阻抗的因素、阻抗匹配的重要性和如何控制信号传输线的阻抗,以及印制电路板的地线结构作了分析,从避免印制电路板形成辐射和提高其抗干扰能力的角度阐述了在印制电路板上如何合理布置地线及地线网格、地线面的应用方法,最后分析了印制电路板的布线原则。     

Analysis and equalization of data-dependent jitter

Data-dependent jitter limits the bit-error rate (BER) performance of broadband communication systems and aggravates synchronization in phase- and delay-locked loops used for data recovery. A method for calculating the data-dependent jitter in broadband systems from the pulse response is discussed. The impact of jitter on conventional clock and data recovery circuits is studied in the time and frequency domain. The deterministic nature of data-dependent jitter suggests equalization techniques suitable for high-speed circuits. Two equalizer circuit implementations are presented. The first is a SiGe clock and data recovery circuit modified to incorporate a deterministic jitter equalizer. This circuit demonstrates the reduction of jitter in the recovered clock. The second circuit is a MOS implementation of a jitter equalizer with independent control of the rising and falling edge timing. This equalizer demonstrates improvement of the timing margins that achieve 10/sup -12/ BER from 30 to 52 ps at 10 Gb/s.     

PCB板时钟电路的电磁兼容设计

为了研究PCB集成电路板中时钟引起的电磁兼容问题,采用了仿真数值计算的方法,对时钟电路的电磁兼容设计时几种主要影响因素进行分析研究,确定了在PCB集成电路板设计时的时钟选择原则,以及时钟电路电磁兼容设计时的具体对象和内容,通过优化时钟设计的布局和布线来达到提高了PCB板电磁兼容设计。最后提出了可以有效切断PCB板上时钟干扰传播途径的几种措施,为工程技术人员提供一种解决相关问题的思路。     

Optimizing VLSI interconnect model for SPICE simulation

The importance of matching the frequency range for electromagnetic analysis and circuit simulation of VLSI interconnects is discussed in this paper. The electromagnetic analysis utilizes Helmholtz equation to calculate eddy-current loss and dielectric loss. Modeling is based on assembling filters with high cutoff frequencies and small numbers of components. The performance of a gate-array interconnect at different clock frequencies is analyzed.     

一种新型超高速高精度时钟占空比校准电路

设计了一种超高速高精度时钟占空比校准电路。采用一种新的脉冲宽度校准单元,通过控制电压调整时钟上升、下降时间来实现占空比调整。同时,设计了一种时钟放大模块,降低了占空比校准单元对输入时钟幅度的要求,提高了占空比校准精度。分析了各电路模块的作用以及对整体性能的影响。采用SMIC 65 nm CMOS工艺,在1.8 V电源电压下对各模块以及整体电路进行仿真验证。仿真结果表明,该时钟占空比校准电路能对输入频率为1～4 GHz、占空比为20%～80%的时钟进行精确校准,校准后的占空比为(50±1)%,系统稳定时间为200个输入时钟周期,功耗为10 mW。