基于SystemVerilog的同步FIFO的验证平台搭建

针对于传统验证平台利用Verilog搭建的验证平台效率低,准确度低的局限性,提出了一种基于SystemVerilog系统级语言的验证平台建模方法,可以有效地降低复杂度和设计风险。由于FIFO在大多数工程中利用率极高,也极易出现问题,通过对FIFO模块进行验证平台建模,可以有效地降低设计与验证的时序竞争风险,实现验证平台的复用和验证过程中的自动监测,并且在搭建验证平台的过程中阐述了基本的验证流程,以及结合System Verilog语言介绍了一些基本建模规则和技巧。     

基于VMM方法学的算法IP验证环境

随着集成电路的发展和芯片设计复杂度的快速提升,芯片验证的难度不断加大。有统计数据表明,近70％-80％的设计时间都花费在芯片验证中。VMM是synopsys公司推出的一套基于System Verilog 的方法学,而今已经成为芯片验证的主流方法学。以VMM方法学为基础,FFT／IFFT模块验证为实例,介绍了利用VMM方...     

基于VMM统一验证平台的处理器芯片功能验证

本文结合处理器芯片实际项目,重点介绍了功能验证环节的工作。文章基于VMM验证平台,利用System Verilog语言自动生成测试激励,采用断言和功能覆盖率相结合的验证方法,实时监测RTL模型运行时的各种信号,自动进行覆盖率统计,通过增加约束实现覆盖率的快速收敛。文章最终给出了基于VMM验证平台进行功能验证的结果,绘制了功能覆盖率上升曲线。     

下一代芯片设计与验证语言：SystemVerilog（验证篇）

System Verilog是下一代芯片设计和验证语言,于2005年12月被标准化为IEEE P1800-2005。本文介绍System Verilog发展的过程及其对验证建模的支持,重点讨论其在功能验证方面的重要应用及使用技巧。     

RISC结构的IP核验证与测试

以一个8位的RISC体系的CPU核为例,介绍了如何将IC设计中的IPCore和FPGA两项技术结合起来,并给出了IP核模块的验证与测试的方法。     

基于VMM的L2 Cache的验证平台的设计与实现

随着集成电路行业的不断发展,芯片设计规模空前增长,功能也越来越复杂,使得验证的难度和重要性日益增大。在此提出一种由System Verilog语言搭建的基于VMM的一种面向对象的验证平台。该验证平台主要使用覆盖率驱动的验证技术,并结合可约束随机测试和记分板技术,对一款多核处理器芯片中的L2 Cache进行功能验证。最后对验证平台的可重用性进行研究。实验结果表明,验证平台具有良好的激励生成机制,能够对L2 Cache模块的功能进行全面的验证;同时,验证平台经过少量更改就可以在基于标准的AXI接口的So C验证平台之间重用,极大地提高了验证效率,缩短了验证时间。     

基于UVM的PCI Express总线控制器验证平台

针对高速外设部件互连(Peripheral Component Interconnect Express,PCIe)总线控制器数据格式复杂、链路状态繁多的特点,提出了基于System Verilog语言的通用验证方法学(Universal Verification Methodology,UVM)验证平台。相较于传统定向验证方法,该验证平台中的验证用例使用受约束的随机方式对PCIe模块进行充分验证,能自动进行结果比对,并在回归测试中自动收集覆盖率数据。结果表明,该验证平台可以快速定位设计缺陷,在兼顾较好的可重用性和可配置性的同时,实现覆盖率验证目标,大大提高验证效率。     

基于断言的SRAM控制器功能验证

传统的基于约束的随机矢量生成验证技术在验证过程中存在难于定位bug的缺点,从而增加了验证时间。文中将断言技术和随机矢量验证方法相结合形成基于断言的验证方法,通过在设计实现中加入断言,实时监控设计特性,使设计bug更加容易定位,从而缩短验证过程。以SRAM控制器为例,实验结果表明整个验证时间缩短40%以上,加快了设计验证进度。     

基于VMM的ALU验证

基于VMM方法学设计和实现了一个随机验证环境,验证一个64位ALU。该验证环境具备一套功能完备的随机测试程序发生器,可以生成覆盖率指导的有约束的定点、浮点指令序列,调用一个由C语言实现的参考模型进行运算结果自检,并采用覆盖率收敛技术实现覆盖率快速收敛。实践结果表明,设计的随机验证环境,能够高效验证ALU的各项逻辑功能,减少测试时间,且随机测试程序生成模块可以简单移植应用于处理器其他模块的功能验证。     

基于SV语言的802.11 MAC芯片逻辑验证方案

针对符合IEEE 802.11的MAC协议的芯片设计,介绍一种新的验证方案.该方案以功能覆盖率为驱动,使用约束随机的激励完成验证,大大降低了传统验证过程中对验证者个人经验的依赖,同时为验证的完备性提供了有效的度量手段.该方案使用SysytemVerilog语言实现,根据VMM验证思想,搭建了一个层次化的逻辑验证环境.与传统的验证环境相比,该方案中的验证环境在验证自动化、组件重用等方面有突出的改进.实践证明,新的验证方案能够充分保证验证的完备性,同时能有效地提高验证效率,缩短验证周期.     

基于SystemVerilog的网络处理器验证平台设计

描述了一种基于SystemVerilog的网络处理器验证平台设计.该验证平台基于VMM架构,采用SystemVerilog语言编写所需的验证组件和功能覆盖率代码,并在设计代码中插入断言(SVA),将两者结合起来,能够快速、准确的定位出网络处理器在执行过程中发生的错误,有效对其进行功能验证.     

一种基于SystemVerilog的CORDIC算法IP核实现方案

CORDIC是一种坐标旋转算法,常用来计算向量旋转、三角与反三角函数以及数乘、除法等初等函数值。但是,由于它的形式多样,在FPGA硬件实现时,常规做法是根据不同计算需求设计特定的RTL代码,导致灵活性和可移植性受到了极大限制。因此,根据CORDIC各种运算形式的特点,利用SystemVerilog语言实现了CORDIC算法通用IP核制作,大大提高了代码的灵活性和可移植性,并且在FPGA中得到了仿真验证。     

基于SystemVerilog的机载应答机验证技术的研究

机载应答机对飞机安全有重大的影响,应当在功能仿真阶段模拟真实信号的脉冲宽度(含阈值)以对其中的可编程逻辑器件进行严格验证。首先研究引用标准正态分布随机生成脉冲宽度和间隔,并按照实际应用改进了正态分布算法。然后在对电子器件及IP核评估的基础上,通过SystemVerilog验证语言搭建验证平台,并使用改进后的算法生成验证激励。最后在某型应答机验证过程进行了应用,达到了高效、准确验证的目的。     

基于SV语言的UART模块功能验证

随着半导体工艺的发展,SoC芯片的规模和复杂度日益增大,传统的验证方法已经不能满足要求.本文介绍了基于SystemVerilog验证语言的形式化验证和VMM验证这两种功能验证的方法,并且结合使用这两种方法对一个UART接口模块进行了验证,在保证验证完备性的基础上,有效地提高了功能验证的效率.     

基于System Verilog语言的设计验证技术

随着集成电路设计规模的不断增大,设计验证工作越来越困难。介绍IEEE新标准SystemVerilog语言中用于验证的随机约束、功能覆盖率、断言技术和利用面向对象思想构建验证平台的一般方法。这些方法能极大提高芯片设计的效率,降低芯片设计的风险,减轻测试工程师的负担。     

MAC控制器IP硬核的设计与验证

采用布局布线工具Encounter对MAC控制器IP硬核进行版图设计,版图设计完成后通过编辑StreamOut.map文件中层数导出符合Virtusoo工具要求的GDS文件,并基于Virtuso环境采用Calibre工具对MAC控制器IP硬核进行物理验证,对设计规则检查和版图与原理图一致性检查中存在的违规提出具体解决办法.通过物理验证后的版图导出def格式文件采用Star-RCXT工具进行寄生参数抽取,得到内部互连网络的详细寄生参数值用PrimeTime工具做精确时序分析.最终成功实现满足时序和制造工艺要求的MAC控制器IP硬核,达到设计的目标和要求.     

用SystemVerilog验证赛灵思FPGA

本文介绍了如何用SystemVerilog验证FPGA,从而说明采用现有的验证工具和方法可以提高设计质量,并加快产品上市速度.     

基于UVM的功能覆盖率驱动SDIO IP验证

在研究SDIO接口协议的基础上,采用以功能覆盖率驱动的验证方法和UVM验证方法学,构建了一个完整的SDIO IP验证平台。在自测试仿真实验中,通过各种测试用例,最终实现了功能覆盖率的收敛。仿真结果表明,该平台可以用于验证复杂的SDIO接口协议,且具有可复用性,可用于SoC系统的验证,缩短验证流程。     

基于覆盖率驱动的SoC验证技术研究

覆盖率数据是验证工程师判定SoC验证完备程度的定性度量,为SoC验证完全性提供了保障,指明了方向．文中以SoC总线仲裁器验证为例,对其结构覆盖率、功能覆盖率、断言覆盖率等多种覆盖率进行了全面的分析,然后根据覆盖率分析结果反馈到RTL设计代码和测试激励进行修正,直到验证的完整性满足设计的要求．