亚微米自对准硅化钛CMOS工艺

本文对两步快速热退火形成ＴｉＳｉ２的工艺及其工艺的兼容性、ＴｉＳｉ２的物理化学物性进行了研究，结合ＬＤＤ结构，形成了两步快速热退火亚微米自对准硅化钛ＣＭＯＳ工艺，并应用于集成电路的制造，改善了电路性能。     

适用于高速亚微米CMOS工艺的超薄SOI

本文评述了超薄SOI结构的性能优点,并对需要由SOI工业指明的工艺因素和市场驱动因素做了预测。     

0.5微米精细CMOS工艺

近年来,开发VLSI用CMOS工艺技术,显得极为重要。这主要是因为CMOS电路具有功耗低,噪声容限大和电路设计比较容易等优点。另一方面,从电路高速化的观点看,CMOS晶体管正在向微细化发展,0.5微米微细栅长试制工作也在积极进行。这是为了在充分发挥上述CMOS特殊性质的基础上,通过微细化来提高驱动能力、降低负载栅电容。其目的之一,是为获得与双极型和GaAs同样的高速度。     

用于亚微米CMOS的轻掺杂漏工艺

本文研究了轻掺杂漏工艺对器件特性的影响。优化了轻掺杂区离子注入的剂量和能量。优化的ＳｉＯ２侧墙ＬＤＤ工艺有效地抑制了短沟道效应。研制成功了沟道长度为０．５μｍ的ＣＭＯＳ２７级环振电路，门延迟为１７０ｎｓ．     

CMOS／SOS器件亚阈区的总剂量电离辐照特性

采用Ｉ－Ｖ亚阈测量技术，分析了封闭栅和条形栅结构ＣＭＯＳ／ＳＯＳ器件的ｌｏｇＩ－Ｖ曲线亚阈斜率和阈电压的总剂量电离辐照特性，以及不同的辐照偏置条件对上述两个电参数的影响。结果表明，在总剂量辐照下，封闭栅和条形栅ＣＭＯＳ／ＳＯＳ器件的阈电压及ｌｏｇＩ－Ｖ曲线亚阈斜率的变化趋势。     

用于亚微米CMOS的自对准硅化钛工艺

本文研究了用溅射钛和快速退火法与硅反应形成硅化钛的工艺,二氧化硅侧墙轻掺杂漏结构的CMOS工艺加上该工艺后,器件的阈值电压、源漏击穿电压没有明显变化,但使CMOS的栅电阻降低一个数量级,源漏串联电阻为原来的1/4。肌此工艺已研制成功3μm NMOS 12位乘法器,比没有硅化物的器件速度提高一倍。     

体硅CMOS和CMOS／SOS器件总剂量试验方法比较

我们对不同CMOS工艺技术制作的器件在高低剂量率条件下的试验结果作了比较,低剂量率的试验进行了一年多的时间,以期能尽量接近空间的剂量率;高剂量率试验的器件可以在室温下进行长时间退火,也可以在高温下作短时间的退火。对某些器件来说,100℃的退火温度太低了。文中列出了期望值与实际值的差异,亦对改进实验步骤提出了建议。     

采用多次离子注入调整亚微米CMOS电路的阈电压

采用多次离子注入来调整亚微米CMOS的NMOS和PMOS管的阈值电压是研究亚微米CMOS电路的关键.浅离子注入调节表面掺杂浓度以达到调整阈值电压的目的.深离子注入调整源漏穿通电压.与LDD、硅化物工艺相合,已研制出0.5μm的CMOS 27级环振电路,门延迟为130ps.     

CMOS/SOS器件长期可靠性试验

用本所研制的CMOS/SOS器件作了两项试验,即CMOS/SOS4012长期可靠性试验和不同版图设计、不同器件工艺研制的CMOS/SOS长期可靠性对比试验。试验结果表明:不同版图设计和器件工艺对CMOS/SOS器件可靠性有较大的影响;改进了版图和器件工艺研制的CMOS/SOS器件达到了较高的可靠性;不同栅介质结构的CMOS/SOS器件在高温加电运行中,阈值电压的变化是不同的。     

改性的薄SOS膜CMOS器件辐射加固特性

利用注硅固相外延的方法对0.2μm SOS薄硅膜材料进行改性,并制作了单管pMOSFET,nMOSFET及54HC04电路．测量了单管的迁移率,并对样品进行了瞬态辐射实验和总剂量辐射实验,发现用改性后的SOS薄硅膜材料制作的电路,不仅具有同标准0.5μm SOS材料制作的电路相当的动态特性,而且具有很好的抗瞬态辐射能力,并且其抗总剂量辐射能力也达到了很高的水平．     

亚微米CMOS结构光学交叉互连电路芯片的设计

同单路光接收／发送电路系统相比,采用单片集成的多路交叉互连接收／发送系统可实现大容量信息交换和高度复杂的信息处理。给出了与１０×１０阵列多量子阱（ＭＱＷ）器件芯片倒扣连接的接收／发送交叉互连电路的设计,芯片电路采用０．３５／０．５μｍ设计规则、三层金属布线ＣＭＯＳ结构,在２ｍｍ×２ｍｍ芯片上,可完成１６路接收／发送及１６×１６信号交叉互连的功能。     

深亚微米薄膜CMOS／SOI电路的集成器件线路模拟

开发了适用于薄膜亚微米、深亚微米ＣＭＯＳ／ＳＯＩ电路的集成器件线路模拟软件，该模拟软件采用集成数值模型，将薄膜ＳＯＩ器件的数值模拟与电路模拟有机地结合在一起，实现了薄膜亚微米、深亚微米ＣＭＯＳ／ＳＯＩ电路的精确数值模拟，利用这一软件较为详细地分析了硅层厚度为５０￣４００ｎｍ、沟道长度为０．１５￣１．０ｕｍ的ＣＭＯＳ／ＳＯＩ环形振荡器电路，使我们对深亚微米薄膜ＣＭＯＳ／ＳＯＩ环振的特性及工作机理了较     

CMOS/SOS集成电路输入保护电路设计

本文描述了一种CMOS/SOS集成电路输入保护电路的设计方法。根据保护电路原理,计算了不同保护电路的保护能力,并用实验加以证实。     

高水平抗辐射CMOS/SOS集成电路

本工作采用先进的全离子注入低温工艺,研制成八个高水平4000系列小规模CMOS/SOS集成电路品种,它们是SC_(4001)、SC_(4002)、SC_(4011)、SC_(4012)、SC_(4013)、SC_(4030)、SC_(4066)及SC_(4069)。这些电路除了电学参数满足相应体硅CMOS电路以外,还具有优良的抗辐照特性,其抗γ总剂量达1×10~7rad(Si),抗γ瞬态剂量率达5×10~(10)rad(Si)/s以上。 本文简要介绍CMOS/SOS器件抗γ总剂量辐照及抗γ瞬态辐照的基本考虑以及辐照实验的结果。     

改性的薄SOS膜CMOS器件辐射加固特性

利用注硅固相外延的方法对0.2μm SOS薄硅膜材料进行改性,并制作了单管pMOSFET,nMOSFET及54HC04电路.测量了单管的迁移率,并对样品进行了瞬态辐射实验和总剂量辐射实验,发现用改性后的SOS薄硅膜材料制作的电路,不仅具有同标准0.5μm SOS材料制作的电路相当的动态特性,而且具有很好的抗瞬态辐射能力,并且其抗总剂量辐射能力也达到了很高的水平.     

亚微米PD CMOS/SOI工艺及H栅单边体引出研究

研究开发了0.4 μm PD CMOS/SOI工艺,试制出采用H栅双边体引出的专用电路.对应用中如何克服PD SOI MOSFET器件的浮体效应进行了研究;探讨在抑制浮体效应的同时减少对芯片面积影响的途径,对H栅双边体引出改为单边体引出进行了实验研究.对沟道长度为0.4 μm、0.5 μm、0.6 μm、0.8 μm的H栅PD SOI MOSFET单边体引出器件进行工艺加工及测试,总结出在现有工艺下适合单边体引出方式的MOSFET器件尺寸,并对引起短沟道PMOSFET漏电的因素进行了分析,提出了改善方法;对提高PD CMOS/SOI集成电路的设计密度和改进制造工艺具有一定的指导意义.     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

CMOS／SOSCC4066器件的可靠性研究

本文介绍了CMOS/SOS CC4066器件长期可靠性试验结果。对失效器件的分析表明,硅-蓝宝石技术没有新的失效机理。该器件的可靠性不低于国内体硅MOS IC能达到的水平,并接近“七专”器件的水平。