基于FFT并行搜索伪码和频偏的快速捕获新方法

无线传感网中节点普遍受资源、成本、功耗的限制,使得节点间通信需满足低资源消耗、大载波频偏、低物理层开销等要求。该文提出利用一套FFT结构并行搜索伪码相位和载波频偏的快速捕获新方法(PSPF-FFT),通过差分处理消除载波频偏影响先进行伪码相位捕获然后再进行频偏纠正,以牺牲少量信噪比为代价来换取资源、平均捕获时间的减少。最后理论分析和仿真验证了新的捕获方法的实用性,与相同平均捕获时间、资源开销的捕获方法相比,PSPF-FFT捕获方法有着明显的性能优势。     

匹配滤波器组与FFT结合的伪码快速捕获方案研究

文中提出了部分匹配滤波器组与FFT相结合的伪码快速捕获的一种实现方案.该方案采用部分匹配滤波器组完成时域内完全并行搜索,同时采用128点FFT以实现频域的部分或完全并行搜索,以增加移位寄存器长度的较小代价去除大规模用以相干累加的SRAM,并且有效降低了FfT的工作时钟频率,便于硬件实现.该方案在一块FPGA上验证通过,并在0.18μm的CMOS的工艺下综合,电路规模是约合150.2万个晶体管,最高工作时钟频率是103MHz.该捕获方案最终等效于13.1万个串行相关器,极大提高了伪码的捕获速度.     

高动态GPS接收机中伪码捕获问题研究

设计在高动态环境下工作的GPS接收机，其难点之一便在于对卫星伪码的快速捕获。针对缩短GPS接收机捕获伪随机码时问的问题，在对GPS信号结构作出分析的前提下，解释了时域滑动相关的常规捕获方法；提出了基于FFT的快速捕获技术，并在Marlab环境下做了系统仿真，仿真结果显示捕获速度可以得到显著提高。     

伪码FFT快捕恒虚警门限的研究

FFT捕获是伪码快速捕获的主要方式,伪随机码FFT快捕属于二元信号检测。通过相关输出最大相关值和门限比较来搜索伪码相位,这种情况下虚警捕获门限不能根据每个随机变量的分布来确定,而要根据最大值分布来确定门限。针对这一问题,推导了包络检波和平方检波伪随机码频域快捕恒虚警门限,并进行了仿真,验证了结论的正确性。     

伪码快速捕获算法分析与仿真

随着测控领域对数据保密性要求的不断提高,对扩频伪码长度的选取也不断增加,因此,采用一般方法进行伪码的捕获已无法满足系统对于实时性的要求。文中通过对传统伪码捕获方法及其优缺点进行分析,采用以快速傅里叶变换为基础,在频域捕获伪码的方法,满足了测控通信系统中长伪码捕获的实时性要求,通过仿真验证了方法的有效性。     

应用FPGA技术实现FFT

介绍了应用ＦＰＧＡ技术实现ＦＦＴ的方法,它既有ＤＳＰ器件的灵活性,又有专用ＦＦＴ芯片的快速性,可以广泛地应用于信号处理的各个领域。     

基于FFT的GPS CA码捕获算法研究及仿真

C／A码的快速捕获是设计GPS接收机的一个最重要的问题之一。由于常规串行捕获算法存在计算量大、捕获时间长等缺点,提出了一种基于FFT的C／A码捕获算法。首先对此算法进行了理论上的分析,然后阐述了用循环相关来实现算法的流程,并进行了优化,最后对优化后的算法进行了Matlab仿真。理论分析和仿真结果表明,本算法的计算量远低于常规的串行捕获算法,且易于移植到硬件中进行实现。     

一种基于FPGA的频域脉冲压缩处理器的实现

针对某搜索雷达波束个数多、码型种类多的特点,设计了一种基于现场现场可编程门阵列(FPGA)的频域脉冲压缩处理模块.其中的快速傅里叶变换(FFT)/逆快速傅里叶变换(IFFT)使用流结构,同时为了减少量化误差的影响,FFT采用块浮点运算.模块使用外部双倍速率(DDR)同步动态随机存储器(SDRAM)缓存脉压前的数字波束形成(DBF)数据、脉冲压缩系数.文章还对正斜率和负斜率调频信号所对应脉压系数的关系进行了推导,结果使得脉压系数的存储空间减少了一半.     

伪码在大动态多普勒条件下的快速捕获

本文讨论了在大动态多普勒条件下实现伪码快速捕获的原理，对比传统的伪码捕获方法，提出了一种快速捕获算法，并结合可编程逻辑器件（FPGA），给出了可行的方案。     

一种快速伪码捕获算法

在扩频通信系统中,伪码捕获跟踪是通信的基础,捕获时间的长短直接影响系统性能。为缩短捕获时间,可以采用并行、FFT频域捕获等方法。介绍了一种采用Walsh变换进行伪码捕获的方法,整个过程只需一次Walsh运算,可以进一步缩短捕获时间,并且只涉及加法而没有FFT运算所需的复数和乘法运算,具有运算速度快、占用资源少、实现简单等特点。     

高吞吐率双模浮点可重构FFT处理器设计实现

高吞吐浮点可灵活重构的快速傅里叶变换(FFT)处理器可满足尖端雷达实时成像和高精度科学计算等多种应用需求。与定点FFT相比,浮点运算复杂度更高,使得浮点型FFT的运算吞吐率与其实现面积、功耗之间的矛盾问题尤为突出。鉴于此,为降低运算复杂度,首先将大点数FFT分解成若干个小点数基2^k 级联子级实现,提出分别针对128/256/512/1024/2048点FFT的优化混合基算法。同时,结合所提出同时支持单通道单精度和双通道半精度两种浮点模式的新型融合加减与点乘运算单元,首次提出一款高吞吐率双模浮点可变点FFT处理器结构,并在28 nm标准CMOS工艺下进行设计并实现。实验结果表明,单通道单精度和双通道半精度浮点两种模式下的运算吞吐率和输出平均信号量化噪声比分别为3.478 GSample/s, 135 dB和6.957 GSample/s, 60 dB。归一化吞吐率面积比相比于现有其他浮点FFT实现可提高约12倍。     

一种基于并行FFT的pn码快速捕获算法实现

扩展频谱通信系统是将基带信号的频谱扩展到很宽的频带上,然后再进行传输的一种系统。pn码的快速捕获,是直扩系统的一项关键的基带技术,文中采用基于最大似然估计的并行FFT算法,完成多路输入信号的频谱分析、载波多普勒频率检测和伪码同步位置的搜索,最后给出了Matlab仿真及RTL实现电路图。该算法已在工程中得到应用,对提高多路扩频信号,同时接收系统捕获时间有良好的效果。     

面向全同态加密的有限域FFT算法FPGA设计

大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个1624 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。     

基于FFT校频的分段匹配滤波器性能分析

为了对动态PN码捕获中使用的分段匹配滤波器的设计进行指导,在建立其数学模型的基础上,分析了分段数、FFT点数与载波频偏对滤波器性能的影响。结果表明,增加分段数可以减小载波频偏对相关峰的影响;增加FFT点数可以提高频偏校正的精度;在环境噪声为高斯白噪声情况下,存在最佳的分段数和FFT点数组合,可以用最小运算量达到最佳捕获效果。     

K波段谱分析技术的微波辐射计方案设计

以探测大气中水汽吸收谱线为应用背景,系统设计了一种基于快速傅里叶变换(FFT)的宽带宽的谱分析技术的微波辐射计。阐述了谱分析技术的微波辐射计的设计原理,详细介绍了系统结构设计、接收机方案设计和谱仪的方案设计,并分析了系统的主要技术指标、正交接收机指标及谱仪的设计。该系统可实现的辐射计探测频率为22.235 GHz,设计带宽达到500 MHz,谱分辨力为60 kHz。     

Linux下GNSS中频信号采集系统及接收机设计

针对GNSS中频信号数据量大、传统数据采集卡成本高昂的问题,设计了Linux操作系统下基于USB2.0串行总线和FPGA的GNSS中频数据采集系统,完成了相应的软硬件设计。利用状态机控制CY7C68013A各端点缓存的读写状态,完成高速数据传输功能,通过FPGA缓存中频数据有效提高系统数据传输带宽。编制了Linux下完整的GNSS软件接收机,实现了基于QT的接收机用户界面软件和Qwt插件的数据图形化显示窗口。测试结果表明:数据采集系统的传输速率可达200 Mbit/s以上,在降低成本的同时有效解决了大量数据的传输问题,软件接收机满足定位精度要求,具有良好的灵活性和适应性,而且易于扩展和升级算法。     

浅谈FPGA设计中的属性标志

本文主要介绍ＦＰＧＡ设计中属性标志的加注方法，ＬＣＡ的命名规则，常用的几种属性标志，及其含义、特点和用法。     

基于FPGA的电子束曝光机工件台控制器设计

基于激光干涉仪的精密工件台是电子束曝光机的关键设备。为了改进工件台控制器的运算速度．设计了一种基于FPGA的电子束曝光机工件台控制器。本控制器由上位机接口、激光干涉仪测量系统接口、电机控制接口、手动面板接口和主处理器组成,以美国Xilinx公司Spantan3系列的FPGA芯片XC3s400为核心。实现控制器与上位机、激光干涉仪测量系统、伺服驱动系统、手动控制面板之间的数据交换和指令传递。完成工件台的精确移动。满足电子束曝光的定位精度和拼接精度的要求。     

Configurable Floating-Point FFT Accelerator on FPGA Based Multiple-Rotation CORDIC

Fast Fourier transform (FFT) accelerator and Coordinate rotation digital computer (CORDIC) algorithm play important roles in signal processing.We propose a conflgurable floating-point FFT accelerator based on CORDIC rotation,in which twiddle direction prediction is presented to reduce hardware cost and twiddle angles are generated in real time to save memory.To finish CORDIC rotation efficiently,a novel approach in which segmentedparallel iteration and compress iteration based on CSA are presented and redundant CORDIC is used to reduce the latency of each iteration.To prove the efficiency of our FFT accelerator,four FFT accelerators are prototyped into a FPGA chip to perform a batch-FFT.Experimental results show that our structure,which is composed of four butterfly units and finishes FFT with the size ranging from 64 to 8192 points,occupies 33230(3％) REGs and 143006(30％)LUTs.The clock frequency can reach 122MHz.The resources of double-precision FFT is only about 2.5 times of single-precision while the theoretical value is 4.What's more,only 13331 cycles are required to implement 8192-points double-precision FFT with four butterfly units in parallel.     

一种短波衰落信道下FSK信号FFT解调方法

对传统FSK信号的多种解调方法进行了简单介绍,在短波衰落信道下,由于多径和衰落的影响,其解调性能严重恶化,甚至不能得到正确的比特流。提出了一种基于时频域的FFT的FSK信号解调方法,利用FSK信号不同频率点处的功率谱峰值进行检测判决,并详细介绍了其实现方法。对其在高斯白噪声下的性能进行了仿真,性能与非相干包络解调理论性能相当,而对衰落信号,相比其他解调方法,此解调方法也可以给出较好的解调效果,适用于工程应用。