基于多目标扩展通用Toffoli门的量子比较器设计

利用多目标扩展通用Toffoli门,提出了经典量子信息比较器的设计构造方法,并对其正确性进行了理论证明,在此基础之上,给出了量子比较器在简单搜索问题中的一个应用。与其它同类量子比较器相比,此比较器通过减少使用辅助位来节约相关量子资源;通过设置多目标扩展通用Toffoli门的控制条件,使得在比较出结果后剩余的门不再起作用,从而提高了运行效率,降低了出错率,增强了比较器的鲁棒性。     

混合多值可逆逻辑中广义Toffoli门仅用CNOT门的实现

混合多值量子可逆逻辑电路综合问题中,Toffoli门的合成是整个合成过程中最为关键的一步。针对混合多值5-qubits量子可逆逻辑电路综合问题,构造了PMX量子门,验证了CNOT门的合成能力,实现了对Toffoli门的合成,并设计了双向的BDS搜索算法,高效实现了量子电路的最优或者较优综合。     

Toffoli门及相位估计的分解

给出了Toffoli门和量子相位估计第一阶段运算P这两个受控运算的分解及相应的图示说明,使得人们可以更好地从矩阵论和算子论的角度理解与应用Toffoli门和量子相位估计。     

基于控制K次平方根非门的类Toffoli门构造方法

在量子电路综合算法中,由于非置换量子门比置换量子门具有更复杂的规则,直接使用非置换量子门会大幅度提高综合算法的复杂性,因此可先使用非置换量子门生成相应的置换量子门,然后再用这些置换量子门综合所求量子可逆逻辑电路,从而提高算法性能。本文重点研究如何用非置换量子门构造新的置换量子门,为此吸收了格雷码的思想,提出了一种高效的递归构造方法,实现使用控制非门和控制K次平方根非门(非置换量子门),快速生成最优的类Toffoli门(置换量子门)。     

类选择排序的可逆逻辑综合算法

可逆逻辑综合是指对给定的可逆函数自动构造对应的可逆逻辑电路.由于搜索空间随电路规模增长成指数增长,现有的可逆逻辑综合算法虽然能够得到近似最优的解,但是都存在计算时间过长的问题.文中提出了一种类似选择排序的可逆逻辑综合算法,其实质为基于变换规则的合成法.它采用一个无向无权图表示所有可以进行变换的路径,在综合的过程中,采用选择排序思想每次从小到大的选择需要交换的输出项,然后从路径选择图中找到最优的路径进行变换,最终使得函数的输出序列有序即完成综合.此外,文中还对得到的量子电路进行了优化.实验表明,相比其它综合算法,该算法不仅总能获得最优解或近似最优解,而且效率高、易于实现.     

基于量子门组的量子神经网络模型及其应用

为进一步提高量子神经网络的性能,结合目前神经网络机理的研究进展,提出了一种基于量子门组的量子神经元模型,建立了量子门组量子神经网络（Quantum Gate Set Neural Network,QGSNN）。该算法由输入层、隐含层和输出层组成,该算法将转换后的量子态训练样本作为输入。利用量子旋转门和通用量子门完成旋转、选择、翻转和聚合等一系列操作,并完成了网络参数的更新。将训练后的结果输出。QGSNN算法的泛化能力在数学上得到了证明,并利用两个仿真实验对该方法进行验证。实验结果表明,与普通神经网络和普通量子神经网络相比,QG-SNN算法在泛化性能、鲁棒性、准确率和执行时间等方面具有较好的效果。     

SPI总线扩展PLC输出点数的设计与实现

针对PLC主模块可用输出点数少的缺点,提出了采用SPI总线和移位寄存器HC595相结合扩展PLC输出点数,并设计了输出扩展电路;根据SPI总线及HC595的时序特点,确定了SPI的时钟模式,解决了时序的配合问题,并确定了输出点数的逻辑顺序;UDTY端接一下拉电阻,保证其处于高电平,SPI2CLK信号取反后输入到HC595,保证其采样到稳定的SPI输出数据,滤波电容,提高了电路抗干扰性能;编程实现对扩展输出点数的控制。实际应用表明,该设计方案经济、可靠。     

基于粘贴DNA计算模型的分子逻辑与门的实现

理论上来说,基于DNA的分子逻辑门是DNA计算机体系结构的产生基础和DNA计算机实现技术的硬件基础。文章提出了一种新的基于粘贴DNA计算模型的分子逻辑与门的实现方法。在此方法中,逻辑门、输入信号和输出信号是DNA分子。可以实现DNA类型的逻辑门操作。需要使用包括聚合酶链反应(DNA)、琼脂糖凝胶电泳、探针的标记与检测等标准的生物工程技术。这些技术集成于DNA芯片中可用于DNA计算机的研制。     

量子门线路神经网络及其改进学习算法研究

量子门线路神经网络（QGCNN）是一种直接利用量子理论设计神经网络拓扑结构或训练算法的量子神经网络模型。动量更新是在神经网络的权值更新中加入动量,在改变权值向量的同时提供一个特定的惯量,从而避免权值向量在网络训练过程中持续振荡。在基本的量子门线路神经网络的学习算法中引入动量更新原理,提出了一种具有动量更新的量子门线路网络算法（QGCMA）。研究表明,QGCMA保持了网络100%的收敛率,同时,相对于基本算法,在具有相同学习速率的情况下,提高了网络的收敛速度。     

三值量子基本门及其对量子Fourier变换的电路实现

理论上可以把量子基本门组合在一起来实现任何量子电路和构建可伸缩的量子计算机。但由于构建量子线路的量子基本门数量庞大,要正确控制这些量子门十分困难。因此,如何减少构建量子线路的基本门数量是一个非常重要和非常有意义的课题。提出采用三值量子态系统构建量子计算机,并给出了一组三值量子基本门的功能定义、算子矩阵和量子线路图。定义的基本门主要包括三值量子非门、三值控制非门、三值Hadamard门、三值量子交换门和三值控制CR_k门等。通过把量子Fourier变换推广到三值量子态,成功运用部分三值量子基本门构建出能实现量子Fourier变换的量子线路。通过定量分析发现,三值量子Fourier变换的线路复杂度比二值情况降低了至少50%,表明三值量子基本门在降低量子计算线路复杂度方面具有巨大优势。     

低功耗三输入AND/XOR门的设计

三输入AND/XOR门是Reed-Muller(RM)逻辑电路的一种基本复合门电路单元.针对现有AND/XOR门电路由AND门和XOR/XNOR门级联而成,导致电路延时长、功耗大等问题,提出一种晶体管级的CMOS逻辑和传输逻辑混合的低功耗三输入AND/XOR门电路.首先在55nm CMOS工艺下,对所设计电路进行原理图和版图设计;然后对版图进行寄生参数提取,并在不同工艺角下与基于典型级联结构的电路进行后仿真分析和比较.实验结果表明,在典型工艺角下,所提出的电路的面积、功耗和功耗延迟积的改进最高分别达到18.79%,26.67%与31.25%.     

FPGA测试技术及ATE实现

随着FPGA的规模和复杂性的增加,测试显得尤为重要。介绍了SRAM型FPGA的结构概况及FPGA的测试方法,以Xilinx公司的spartan3系列芯片为例,利用检测可编程逻辑资源的多逻辑单元（CLB）混合故障的测试方法,阐述了如何在自动测试系统（ATE）上实现FPGA的在线配置以及功能和参数测试,为FPGA面向应用的测试提供了一种可行的方法。     

基于现场可编程门阵列的RISC处理器设计

基于现场可编程门阵列(FPGA)平台,设计嵌入式精简指令集计算机(RISC)中央处理器(CPU)。参考无内部互锁流水级微处理器(MIPS)指令集制定原则设计CPU指令集,通过分析指令处理过程构建嵌入式CPU的5级流水线,结合数据前推技术和软件编译方法解决流水线相关性问题,并实现CPU的算术逻辑单元、控制单元、指令cache等关键模块设计。验证结果表明,该嵌入式RISC CPU的速度和稳定性均达到设计要求。     

可重构云计算领域的小文件系统设计与实现

借助ASIC系统的高效性和软件的可编程性,可重构概念使计算机的性能获得了进一步的提升空间。但在云计算应用背景下,需要一个文件系统对互联网上的海量小文件进行高效处理。为此,阐述和分析现有的小文件系统,设计一个基于现场可编程门阵列(FPGA)的小文件系统(FPGASmallFS)。该系统通过简化文件系统结构和动态划分磁盘卷,提高文件系统的速度和磁盘空间利用率,同时借助FPGA的并行加速实现文件系统挂载过程的加速,从而提高磁盘空间利用率。测试结果表明,与ReiserFS和Ext2系统相比,FPGASmallFS具有更好的系统性能。     

高精度IRIG-B码对时解码模块的设计与实现

IRIG2B DC码为国际通用时问格式码,以其实际优越性能,成为对时设备首选的标准码型,用于变电站各系统之间的时间同步.笔者对IRIG-B码的格式作了详细介绍,并给出了系统部分硬件组成和软件编程图.     

FPGA实际可用性评估与发展趋势分析

根据现场可编程门阵列(FPGA)的发展现状,对FPGA器件的实际可用性进行评估,从可重构逻辑的利用、CPU软核/硬核的选择、内部块缓存的利用、输入/输出资源的利用、数字信号处理器固核的利用及时钟频率的可用范围进行研究,并给出FPGA的发展趋势。理论分析证明,Slice的利用率不宜高于85%,应选择有良好工具支持的软硬核厂商,并且所有的I/O信号须经过寄存器处理。     

经典逻辑门与量子逻辑门之比较

本文通过经典逻辑门与量子逻辑门之比较,论述了量子计算的特点、量子算法的巨大威力及量子逻辑门的实现问题。