过孔刻蚀工艺优化对过孔尺寸减小的研究

为了适应TFT-LCD小型化与窄边框化以及在面板布线精细化的趋势,提高工艺设计富裕量以及增加面板的实际利用率,之前做过钝化层沉积工艺优化来减小液晶面板阵列工艺中连接像素电极与漏极的过孔尺寸的研究。本文在此基础上进行过孔刻蚀工艺的优化,从而最终达到进一步减小过孔尺寸实现TFT-LCD小型化与窄边框化的趋势。通过设计实验考察了影响过孔大小刻蚀主要影响因素(功率、压强、气体比率、刻蚀速率选择比)。实验结果表明,在薄膜沉积优化的基础上可使过孔的尺寸再降低10%~20%。对其进行了良率检测与工艺稳定性评价,最终获得了过孔尺寸减小的方案,并成功导入到产品生产中,从而提高了产品品质。     

TFT阵列基板过孔电阻与耐流性能研究

薄膜晶体管阵列基板过孔电阻大、耐流性差易发生过孔烧毁,引起显示异常。目前针对过孔电阻与耐流性影响因素及机理尚不明确,制约着未来高耐流性过孔的制备和应用。本文实验结果表明：氧化铟锡(Indium Tin Oxide, ITO)膜方块电阻减小、过孔坡度角减小、ITO膜与金属接触面积增大均可降低过孔电阻、提升过孔耐流性。结合过孔结构及机理分析指出,过孔电阻主要由ITO膜层自身电阻(R_ITO)及过孔接触电阻(R_contact)组成,ITO膜方块电阻及过孔坡度角减小会使R_ITO减小,ITO膜与金属接触面积增大会使R_contact减小。基板中部过孔耐流性差与中部的ITO膜方块电阻及过孔坡度角偏大有关。在满足产品光学品质标准前提下,ITO膜厚增厚、调控绝缘层膜质以及干法刻蚀参数减小坡度角、加大过孔接触面积设计是降低过孔电阻、提升过孔耐流性的有效途径。     

TFT工艺中的反应性离子刻蚀

对ＴＦＴ器件工艺中的反应性离子刻蚀技术进行了研究,给出了ＴＦＴ器件工艺中常见薄膜刻蚀速率的实验结果,并讨论了掺杂气体（如Ｈ２、Ａｒ等）对刻蚀速率的影响。     

ECCP干法刻蚀条件下的TFT基板绝缘层过孔腐蚀的改善

过孔搭接失效一直是TFT-LCD行业中重点改善的不良之一。为了解决该不良,本文分析了不同刻蚀模式(ICP和ECCP)对过孔形貌的影响,利用四因子法研究ECCP模式刻蚀参数(压力、偏置/源极射频功率及O_2/SF_6气体比例)对刻蚀速率和均一性的影响,并得出ECCP过孔改善的最佳刻蚀参数。结果表明:ECCP模式下,氮化硅刻蚀过程中物理轰击对GI截面的下沿与Cu接触区域形成损伤后产生的缺陷,是诱发过孔腐蚀的主要因素,ICP模式无腐蚀。反应腔压力增大刻蚀速率增大,均一性下降;偏置射频功率增大,速率增大,均一性提高;源极射频功率增大,速率变化小,均一性下降;O_2/SF_6气体比例对速率影响小,O_2含量越高,均一性越高。为达到PR胶保护GI下沿截面的目的,反应压力增大到1.7Pa,偏置射频功率减小到30kW,源极功率增加到30kW,O_2/SF_6气体保持比例1∶1后,增加了氮化硅的刻蚀量,减小PR胶的内缩量,避免物理溅射表面损伤;同时刻蚀速率达到750nm/s,均一性达到10%,腐蚀发生率为10%～0,使ECCP刻蚀模式对过孔的腐蚀影响得到有效解决。     

过孔的不同干法刻蚀工艺对TFT-LCD性能的影响研究

为了改善过孔的干法刻蚀中刻蚀率的不同导致SD线和P-Si接触面积不一致的问题,同时解决ELA工艺导致PSi表面突起而造成SD与P-Si点状接触的问题,探究了过孔的不同干法刻蚀工艺对TFT-LCD性能的影响,从中找出最佳的过孔干法刻蚀工艺。利用京东方产线设备制备了两种不同的LTPS阵列样品,样品一的过孔工艺采用传统的底部接触方式,样品二采用新的侧面接触方式,样品一和样品二其余的工艺过程一致。实验结果表明:多点的U-I曲线由发散变为集聚,电子迁移率有所提高;SEM数据表明采用侧面接触方式能够完全将P-Si刻穿。采用侧面接触方式能够明显的解决干法刻蚀中刻蚀率的不同导致SD线和P-Si接触面积不一致的问题,同时避免了ELA工艺导致P-Si表面突起而造成SD与P-Si点状接触的问题,电学性能有所改善,同时减少了工艺时间,提高了产能。     

钝化层沉积工艺对过孔尺寸减小的研究

为了适应TFT-LCD小型化与窄边框化以及在面板布线精细化的趋势,提高工艺设计富裕量以及增加面板的实际利用率,研究了通过改变钝化层(PVX)的沉积工艺来减小液晶面板阵列工艺中连接像素电极与漏极的过孔(VIA)尺寸的方案,通过设计实验考察了影响过孔大小的钝化层的主要影响因素(黑点、倒角、顶层钝化层沉积厚度,顶层钝化层沉积压力),得出了在不改变原有刻蚀方式基础之上使过孔的尺寸降低20%～30%的优化方案,并对其进行了电学性能评价(Ion:开态电流、Ioff:关态电流、Vth:阈值电压、Mobility:迁移率),从而获得了较佳的减小过孔尺寸的方案,提高了产品品质。     

碲镉汞器件接触孔的ICP刻蚀工艺研究

介绍了ICP等离子体刻蚀技术的工作原理和主要工艺参数,阐述了碲镉汞器件接触孔ICP刻蚀工艺的特点和技术要求。通过一系列实验和分析,最终优化并确定了ICP刻蚀碲镉汞材料接触孔的工艺参数,获得了良好的刻蚀形貌和器件性能。     

多晶硅TFT有源层晶粒间界的研究

由于多晶硅薄膜晶粒间界存在大量的悬挂键与缺陷，形成带隙能态，从而导致在有源层中形成载流子陷阱和杂质分凝，本文从微观方面解释悬挂键形成带隙能态的原因极其影响，并给出降低带隙密度的方法-氢化。     

GaAs/AlGaAs多层膜刻蚀的陡直度

GaAs/AlGaAs多层膜的陡直度较大程度地关系到其实际应用效果,但在实际加工中较难控制,因此有必要研究刻蚀过程中一些主要因素对其陡直度的影响。结合具体工作情况,用AZ1500光刻胶作为掩模,GaAs/Al0.15Ga0.85As多层膜为刻蚀材料,分别使用湿法和干法对其进行刻蚀。湿法刻蚀的刻蚀剂为H3PO4+H2O2溶液,干法刻蚀采用感应耦合等离子体(ICP)刻蚀法,等离子体由Cl2+BCl3(蒸汽)混合气体电离形成。通过控制变量方法,发现湿法刻蚀中刻蚀剂配比和温度以及干法刻蚀中BCl3(蒸汽)流量对刻蚀陡直度的影响规律。由此得出,提高H3PO4所占比例和降低刻蚀温度虽然会降低刻蚀速率,但可以提高多层膜的陡直度;ICP刻蚀的陡直度优于湿法刻蚀,BCl3(蒸汽)的流量在一定范围内对刻蚀陡直度的影响较小。     

晶化前后有源层的刻蚀对poly-Si TFT性能的影响

在普通玻璃衬底上低温 ( 6 0 0℃以下 )制备 poly SiTFT有源矩阵液晶显示器是当前的研究热点。采用金属诱导横向晶化法低温研制了 poly SiTFT。分析了晶化前后有源层的刻蚀对poly SiTFT性能的影响。     

碲镉汞p型接触孔湿法腐蚀工艺研究

针对碲镉汞芯片p型接触孔湿法腐蚀工艺进行研究,采用不同条件的湿法腐蚀工艺完成碲镉汞p型接触孔制备,通过扫描电子显微镜和激光扫描显微镜分析腐蚀后的接触孔表面形貌,电学接触性能通过伏安特性曲线表征。实验结果表明,传统湿法腐蚀工艺在碲镉汞芯片接触孔制备过程中存在钻蚀严重和均匀性不好等问题,针对以上问题提出了一种超声辅助湿法腐蚀工艺,制备出形貌及均匀性较好的p型接触孔。     

Optimization of ohmic contact and adhesion on polysilicon in MEMS-NEMS wet etching process

This paper presents the optimization of polysilicon doping and metallization to form ohmic contact with etching resistance. Indeed, polysilicon doped by ion implantation and ohmic contacts are an important and interesting part of integrated circuit technology or MEMS and NEMS. LPCVD-polysilicon doping parameters, such as ion energy, dose, and annealing were investigated. In particular a superficial implantation realized after a deep implantation enables one to slightly decrease the polysilicon resistivity while the contact resistance is reduced. And ohmic contacts with wet etching resistance were realized by depositing the different metallization stacks. We demonstrate that ohmic contact pad Cr/Pt/Au has provided a good adhesion on LPCVD-polysilicon after wet etching.     

Cr薄膜电阻桥的湿法腐蚀工艺参数研究

采用直流磁控溅射法在Al2O3陶瓷基片上沉积了Cr薄膜,采用光刻–湿法腐蚀工艺对Cr薄膜图形化得到电阻桥。通过实验,详细研究了腐蚀液温度、pH值和硝酸铈铵[(NH4)2Ce(NO3)6]浓度对Cr薄膜电阻桥腐蚀效果的影响。实验结果表明,Cr薄膜电阻桥的最优腐蚀参数为:硝酸铈铵浓度1.16 mol/L,pH值4,30℃水浴恒温。采用该最佳工艺制备的Cr薄膜电阻桥的腐蚀速率为180 nm/min,侧蚀为400 nm,桥区边缘线条整齐,其在5A恒流作用下点火效果良好,点火时间约为27.4 ms。     

Effect of via etching process and postclean treatment on via electrical performance

The effects of the via etching process as well as the postclean treatment (PCT) on the electrical performance of vias were studied. Stress-migration (SM) tests were carried out to investigate the effect of temperature. Both the thermal and electrical factors were assessed in the wafer-level conventional electromigration (EM) tests. Our results showed that the removal of the TiN antireflection coating (ARC) layer during via etch results in lower initial via resistance, higher resistance to SM, and longer EM lifetime. On the other hand, with additional PCT, the initial via resistance and SM resistance became worse. The C_xF_y residues¹ induced by the PCT step remain at the bottom of the via and degrade the interface properties. However, the EM lifetime seems to be unaffected by these residues. The better EM performance might be related to the removal of the TiO_xN_y layer by the PCT step.