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有限域的运算已经广泛应用于Reed—Solomon码、存储领域和各种加密算法中。乘法运算是其中最复杂的一种运算,有限域中的元素可以用各种基表示。文中在给出有限域元素自然基下的表示方法的基础上,推导出了域元素正则基下的表示方法,并给出了正则基下域元素的乘法运算,编写了乘法器的VHDL模型。用XILINX公司的ISE5.2软件对电路模型进行了仿真,结果表明乘法器的运算结果完全正确。 相似文献
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文章提出了基于全1多项式基的可伸缩分组并行有限域乘法器结构,并按照最低位先入和最高位先入的方式分别进行了算法描述,分别称为AOPBLSDM(AOP-Based LSD-first Digital-Serial Multiplier)和AOPBMSDM(AOP-Based MSD-first Digital-Serial Multiplier)。该乘法器的结构规整,适于VLSI实现;同时由于该乘法器具有面积和速度可伸缩度大的特点,因而可以在不同的应用场合下找到最佳的实现方案。理论分析及ASIC综合实现结果均表明,本文所提出的结构在面积和速度上具有一定的优势。 相似文献
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首先介绍了有限域GF(2m)元素不同的基的表示,在此基础上讨论了有限域中常系数乘法器、串行乘法器及并行乘法器的硬件实现。重点介绍了适合高速RS编译码器实现的对偶基比特并行乘法器,并分析了比特并行对偶基乘法器的硬件时延、占用资源的大小。最后对不同乘法器进行了比较。与"查表法"及正规基并行乘法器相比,对偶基比特并行乘法器在速率和硬件规模上有较大优越性。 相似文献
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GF(2^8)上快速乘法器及求逆器的设计 总被引:5,自引:2,他引:5
基于多项式乘法理论,采用高层次设计方法,设计并采用FPGA实现了GF(2^8)上8位快速乘法器,并利用该乘法器设计了一个计算GF(2^8)上任一元素的例数的求逆器,该乘法器与求逆器可以应用于RS(255.223)码编/译码器。 相似文献
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一种可重构的快速有限域乘法结构 总被引:1,自引:0,他引:1
在一种改进的串行乘法器的基础上,提出了一种可重构的快速有限域GF (2m )(1<mM)乘法器结构。利用一组配置信号和逻辑电路来改变有限域的度m,使得乘法器可以重构和编程。同时采用门控时钟减小电路功耗。该乘法器结构具有可重构性、高灵活性和低电路复杂性等特点。与传统的移位乘法器相比,它将乘法器速度提高一倍。这种乘法器适合于变有限域,低硬件复杂度的高性能加密算法的VLSI设计。 相似文献
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S-Box是AES密码算法硬件实现的关键,目前主要有两种实现方法:一种是基于查找表,一种是基于有限域求逆。文章首先经过数学变换将有限域GF(2^8)上的元素映射到有限域GF(2^4)^2上,并把GF(2^4)^2上的一个元素变换为GF(2^4)上的两个元素的线性运算。在此基础上,把GF(2^8)上的求逆问题转化为GF(2^4)上的求逆,从而提出了一种基于有限域求逆的低硬件开销的S-Box实现算法。该算法和查找表实现相比,面积减少了57%,适用于诸如智能卡、移动设备等对面积要求比较严格的场合。 相似文献
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求逆运算在编码理论和密码学中有着广泛的应用,因此设计简洁高效的求逆电路具有重要的现实意义。基于线性反馈移位寄存器和逻辑门,采用比特串行搜索方法,设计了一种新的应用于有限域上的求逆电路。该电路与用ROM查表法或纯组合逻辑电路实现求逆相比可节省芯片资源,且易于实现,具有广阔的应用前景。 相似文献
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基于有限域上多项式乘法理论,采用高层次设计方法,采用CPLD实现了GF(2^8)上8位快速乘法器,利用XILINX公司的Foundation Series3.1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真,并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255,223)码编/译码器。 相似文献
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本文首先讨论了数据格式与改进Booth算法的关系。用简化部分积的扩展符号位所在全加器的连接的方法提出了一种适于VLSI实现的并行乘法器结构。该结构已用于16×16和12×12高速乘法累加器的全定制设计中。 相似文献
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大数乘法是公钥加密系统中最为核心的模块,同时,也是RSA、全同态等加密方案里最耗时的模块,因此,快速实现大数乘法是急需解决的问题。64K点有限域NTT作为大数乘法器的关键组件,文中采用并行架构实现NTT的运算,运算中基本采用加法和移位操作,以保证实现大量的并行处理,提高了处理速度。该组件在Stratix-V FPGA上得到了实现,工作在123.78 MHz频率下,运行结果表明,在FPGA上的效率是CPU上运行速度的60倍。运行结果与GMP运算库进行比较,验证了有限域64K点NTT算法的正确性。 相似文献
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本文介绍了三种高速乘法器架构:阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器,并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器,应根据实际应用。从面积、速度、功耗等角度权衡考虑。 相似文献
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基于FPGA有限域构造的QC-LDPC分层译码器设计 总被引:1,自引:0,他引:1
针对QC-LDPC码的Tanner图中存在的短环,尤其是4环,对迭代译码性能产生不利影响的问题,寻找到一种有限域乘群构造法,该方法构造的QC-LDPC码的Tanner图中不存在任何4环。基于此方法构造的码长为3 060,码率为的(3,12)规则QC-LDPC码,选用Altera公司StratixII系列的EP2S60F484C4器件,对其实现了分层译码器硬件结构的设计。实现结果表明,在最大迭代次数为5时,时钟频率最高可达35.38 MHz,吞吐量达到92.27 Mbit·s-1。 相似文献
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