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提出了一种直接实现的一阶全数字锁相环时钟提取电路,通过鉴相窗口拓宽、高倍采样、噪声滤波、输出相位累加器比特泄漏等改进算法,使电路完全能满足AT&T和ITU标准规定的相位拦动传递函数和输入拦动容限的要求。该电路具有简单、实用、通用性好等特点。 相似文献
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设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求. 相似文献
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设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰.峰值为183ps,均方值为24ps,满足DVI规范要求. 相似文献
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采用标准0.18 μm CMOS工艺,设计了一种相位选择(PS)/相位插值(PI)型半速率时钟数据恢复电路。该电路主要由半速率Bang-Bang鉴相器、改进型PS/PI电路、数字滤波器和数字控制器等模块构成。改进型PS/PI电路通过两个相位选择器和两个相位插值器实现正交时钟的产生,相较于传统结构,减少了两个相位选择器,降低了复杂度和功耗。数字滤波器和数字控制器通过Verilog代码自动综合生成,降低了设计难度。Cadence仿真结果表明,输入2.5 Gb/s伪随机数据时,电路在1.8 μs时锁定,锁定后恢复出的时钟和数据峰峰值抖动分别为17.71 ps和17.89 ps,可以满足短距离I/O接口通信的需求。 相似文献
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设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。 相似文献
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针对SONTE OC-192、PCIE3.0、USB3.2等协议在串行时钟数据恢复时对抖动容限、环路稳定时间的要求,提出了一种环路带宽自适应调整、半速率相位插值的时钟数据恢复电路(CDR)。设计了自适应控制电路,能适时动态调整环路带宽,实现串行信号时钟恢复过程中环路的快速稳定,提高了时钟数据恢复电路抖动容限。增加了补偿型相位插值控制器,进一步降低了数据接收误码率。该CDR电路基于55 nm CMOS工艺设计,数据输入范围为8~11.5 Gbit/s。采用随机码PRBS31对CDR电路的仿真测试结果表明,稳定时间小于400 ns,输入抖动容限大于0.55UI@10 MHz,功耗小于23 mW。 相似文献
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设计了一款工作速率为1.25~3.125 Gb/s的连续可调时钟数据恢复(CDR)电路,可以满足多种通信标准的设计需求.CDR采用相位插值型双环路结构,使系统可以根据应用需求对抖动抑制和相位跟踪能力独立进行优化.针对低功耗和低噪声的需求,提出一种新型半速率采样判决电路,利用电流共享和节点电容充放电技术,数据速率为3.125 Gb/s时,仅需要消耗50 μA电流.芯片采用0.13 μm工艺流片验证,面积0.42 m㎡,功耗98 mw,测试结果表明,时钟数据恢复电路接收PRBS7序列时,误码率小于10-12. 相似文献
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针对高速(Gbit/s)串行数据通信应用,提出了一种混合结构的高速时钟数据恢复电路。该电路结构结合鉴频器和半速率二进制鉴相器,实现了频率锁定环路和相位恢复环路的同时工作。和传统的双环路结构相比,在功耗和面积可比拟的前提下,该结构系统的复杂度低、响应速度快。电路采用1.8 V,0.18μm CMOS工艺流片验证,测试结果显示在2 Gbit/s伪随机数序列输入情况下,电路能正确恢复出时钟和数据。芯片面积约0.5 mm~2,时钟数据恢复部分功耗为53.6 mW,输出驱动电路功耗约64.5 mW,恢复出的时钟抖动峰峰值为45 ps,均方根抖动为9.636 ps。 相似文献
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一种快速同步的时钟数据恢复电路的设计实现 总被引:4,自引:1,他引:4
时钟数据恢复(CDR)电路是通信传输设备中的重要部分,对于突发式的接收,基于锁相环的传统的CDR往往不能满足其快速同步的要求.对此,文章采用过采样方式基于FPGA设计实现了一种全数字化的155.52Mb/s下的CDR电路.理论分析、仿真和实验测试结果表明,该CDR电路可以有效地对相位变化实现快速同步,有很大的捕捉范围,且系统较锁相环便于集成. 相似文献
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提出了一种连续速率的时钟数据恢复(CDR)电路,可覆盖500 Mbps到4 Gbps数据率。该CDR电路在130 nm互补金属氧化物半导体(CMOS)工艺下实现,基于相位插值(PI)原理,采用数字投票电路和相位控制逻辑替代电荷泵和模拟滤波器以方便工艺移植。为缩小片上锁相环(PLL)输出时钟频率范围,同时避免PI电路处于非线性区,该CDR电路采用多种速率模式切换的方式将采样时钟频率限定在500 MHz~1 GHz之间。PI电路为7 bit精确度,线性度良好,4 Gbps数据率时,恢复时钟的峰峰值抖动约为25.6 ps。该CDR误码率在10-10以下,可跟踪最大±976.6 ppm的数据频偏,功耗约为13.28 mW/Gbps,测试芯片大小为5 mm2,其中CDR芯核部分为0.359 mm2。 相似文献
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《电子技术与软件工程》2017,(17)
为了准确接收解码某系统的高速PCM数据,设计以PLL方式的时钟、数据恢复电路(CDR),实现硬件时钟同步、码同步,并进行串并转换完成对高速PCM码的解调。该电路对高速NRZI串行信号完成均衡后,转换为高速ECL电平逻辑,利用延时异或运算提取时钟信息,由PLL完成时钟提取与数据对齐。电路测试表明该方法能够有效地利用已有串行数据流产生具备合适相位的同步采样时钟信号,电路设计已用于某设备,具有工作稳定,抗干扰能力强的特点。 相似文献
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介绍了利用0.18μmCMOS工艺实现了应用于光纤传输系统SDHSTM-64级别的时钟和数据恢复电路。采用了电荷泵锁相环(CPPLL)结构,CPPLL中的鉴相器能够鉴测相位产生超前滞后逻辑,采样数据具有1∶2分接的功能。振荡器采用全集成LC压控振荡器,鉴相器采用半速率的结构。对应于10Gb/s的PRBS数据(231-1),恢复出的5GHz时钟的相位噪声为-112dBc/Hz@1MHz,同时10Gb/s的PRBS数据分接出两路5Gb/s数据。芯片面积仅为1.00mm×0.8mm,电源电压1.8V时功耗为158mW。 相似文献
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1过采样法时钟数据恢复原理
目前基于FPGA的全数字CDR(Clock and Data Recovery,时钟数据恢复)多采用数字化过采样法,有同频多相时钟采样和数据延迟链采样两种具体的实现方式。 相似文献