基于FPGA和DSP Builder的FIR数字滤波器设计

针对FIR数字滤波器的基本原理和结构特点,利用DSP Builder软件设计了一个低通的32阶FIR数字滤波器,并对此进行功能仿真,同时将该设计下载到FPGA中进行硬件测试。测试结果表明,采用该方法设计FIR滤波器简单易行,可缩短设计进程,设计出的滤波器性能稳定、可靠,达到了预期目标。     

异步超前进位加法器设计

提出了一种新的高速加法器电路．该加法器采用混合握手协议,将超前进位与异步自定时技术相结合,根据进位链出现的概率大小来分配进位路径,可以在保持异步结构低功耗的同时提高运算速度．仿真结果表明,在SMIC 0.18μm工艺下,32位异步超前进位加法器平均运算完成时间为0.880932ns,其速度是同步串行加法器的7.33倍,是异步串行加法器的1.364倍和异步进位选择加法器的1.123倍,且电路面积和功耗开销小于异步进位选择加法器．     

基于DSP Builder的数字调制解调器设计

通过对二进制相移键控调制解调原理的分析,提出基于DSP Builder的DDS设计方案.采用DSP Builder完成调制、解调模型,载波信号用DDS信号源生成.电路硬件结构简单,易于实现;采用模块化设计具有快速、高效的特点,相关参数可灵活调整;通过仿真其结果达到预期效果.     

DSP Builder与VHDL混合设计方法实现DDS信号源

为精简DDS信号源的系统设计,可利用DSP Builder与VHDL混合设计方法,将DDS、参数输入接口、D／A输出接口集成于FPGA芯片内,改变了传统的由单片机来管理键盘、数码管、D／A等外围电路的系统设计思想,使系统更加精简可靠。     

利用DSPBuilder搭建基于CORDIC算法的QDDS系统

基于直接数字频率合成器（Direct Digital Synthesizer）原理,采用Ahera公司的DSPBuilder软件,搭建了基于CORDIC算法的QDDS系统,不仅比传统查找表式的DDS系统节省了大量ROM资源,达到较高的运算速度,而且利用较新的DSP工具实现了快速的设计。     

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法．该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性．进位保留加法器的验证实例说明了该方法的可行性．     

基于DSP的数字存储示波器设计

研究并设计了基于DSP（数字信号处理器）与FPGA（现场可编程门阵列）芯片的数字存储示波器,它由电源控制、前端数据采集、FPGA芯片控制模块、接口控制器、SDRAM与Flash存储模块、DSP芯片控制模块、键盘与液晶显示模块等部分组成,具有200MS／s实时采样率及40MHz模拟带宽的双通道数据采集功能。     

基于DSP和FPGA的数据采集系统的设计

设计了一种基于DSP与FPGA的数据采集系统,能实现对数据快速精确的采集和处理,同时能通过监控软件实时显示数字监控单元采集的数据信息,并将数据存入数据库,提供告警功能。该系统具有有采集速度快、精度高、结构简单、可靠性高等特点,具有广泛的应用前景。     

基于DSP的转台速率数字控制系统设计

以锁相环控制为基础研究了转台速率控制系统的设计,利用数字信号处理芯片TMS320F2812、高速A／D和D／A芯片以及FPGA技术完成了系统硬件电路设计和关键逻辑电路——指令脉冲发生器、精密移相器、鉴相器的设计,并设计了控制器,给出了软件设计流程和仿真结果．实际运行表明,系统稳定可靠,满足了转台的设计性能要求．     

一种基于多级流水线加法器的累加电路设计研究

专用硬件电路常用来实现加速,以提升科学计算速度。在科学计算中,多个数据的累加是常见运算。在设计硬件累加器时,容易出现流水线阻塞问题。提出将数据依据流水线级次分成两类模块,不同类型的模块采用不同的累加方式。基于多级流水线加法器,在FPGA上实现了多个数据的累加。该设计消耗资源少,流水线利用率高,控制相对简单,尤其是在数据规模很大时,优势尤其明显。     

基于FPGA的数字通信误码测试系统设计

提出了一种基于FPGA的数字通信误码测试系统设计方法,重点讨论了实现误码测试的伪随机序列产生,自校验误码插入,位同步原理及实现方法,在EP1K30TC144-3FPGA上实现了测试系统的核心模块。     

基于FPGA的IRIG-B码解码器设计

针对FPGA的结构与性能特点,深入分析了以往使用单片机或复杂的可编程逻辑器件(complicated programmable logic device,CPLD)实现IRIG-B码(DC码)解码的优缺点;提出了一种基于现场可编程门阵列(field programmablegate array,FPGA)来实现对B码(DC码)的解码及周期信号输出的新方法;该方法基于一片FPGA芯片,与以往的各种方法相比,具有灵活性、开放性、简单实用、体积小、功耗低的优点,同时提高了同步精度,具有较强的抗干扰性。     

基于SOPC的射频模块控制器的设计

针对ISM射频模块UTC-903SE,提出一种基于嵌入式软核的设计方法,在FPGA片上系统中构建出UTC-903SE控制器IP核以及嵌入式处理器Nios II软核。通过FPGA控制无线射频模块,可以实现数据的无线收发,并具有实时性,为需要远距离采集数据的场合提供了方便快捷的方法。     

基于FPGA的Turbo码交织器的设计与实现

根据组合交织器的设计思想，提出一种新的组合交织方案，即隔行写入分组螺旋式对称交织方案，给出了利用现场可编程门阵列（FPGA）设计实现这种组合交织器的方法，在MAX＋PLUSⅡ软件开发环境下仿真的结果表明，设计的组合交织器具有误码率低、处理速度快、易于修改等优点，具有较高的实用性．     

基于FPGA的VGA图像控制器设计

首先介绍了VGA图像控制器的硬件电路,然后分别从时序信号产生、图片数据的存储和图像显示三个方面对VGA图像控制器的软件部分进行了介绍,最后给出了该控制器在ModelS im中的仿真结果并指出了该设计的可行性及优越性。     

基于FPGA的DDA插补算法设计与实现

以Altera公司的Cyclone系列产品为硬件平台,用Verilog硬件描述语言(HDL)完成算法设计描述,由QuartusⅡ软件进行编译、综合和下载,实现了DDA插补算法,并给出了程序设计的流程图及仿真测试的结果.在FPGA芯片上运行的DDA插补算法具有速度快且抗干扰能力强的硬件实现优点.用Verilog HDL语言实现的基于IP核DDA插补算法具有很好的可移植性,大大提高了设计效率.     

基于DSP技术的自适应调制器的设计

基于数字信号处理（DSP）技术的自适应调制系统是以当今计算机技术和数字信号处理技术的高度发展为前提的,是移动宽带系统的关键技术之一。本文介绍了通过改变符号率及调制电平的方法实现的自适应调制器的设计与实现方案,该方案可以采用基于DSP技术的可编程逻辑器件来实现。     

无线视频监控系统设计

针对现有视频监控系统具有的布线繁琐、结构性差、便捷性差、可靠性低、可扩展性差等问题,采用无线网络传输数据的方法,设计了一种基于现场可编程门阵列(FPGA)的无线视频系统.该系统首先利用CCD摄像头获取视频图像,然后利用无线模块传输数据,并利用FPGA集成度高、视频信号处理能力强、结构灵活、成本低等特点实现数据处理,实现图像在VGA显示器上的显示.同其他同类产品比,所设计的系统能够实现实时无线视频监控,而且具有成本低、便捷、可靠等优点.     

基于FPGA的模拟信号源系统设计

提出了一种基于现场可编程门阵列(FPGA)的全球定位系统(GPS)卫星信号模拟源系统的设计方案。FPGA作为一种常用的可编程器件,将其应用到模拟信号源系统中,并配合射频模块,实现了多个频点的程序控制,产生出大量具有高稳定度和准确度的不同频率的GPS卫星信号,减少了多个频点的开发周期,降低了风险。     

传输触发架构的可编程神经网络处理器设计

卷积神经网络算法存在着算法结构多样和数据交换计算量大的问题．为此,提出了一种基于传输触发体系架构的可编程卷积神经网络处理器．系统采用多通道直接存储器访问通道、多端口存储器和专用池化数据通道组成数据传输网络解决了数据交换问题．实验表明,该系统在实现卷积神经网络的加速计算方面,虽然吞吐速率比并行流水线方案慢11%,但与之相比具备可编程、适应不同神经网络的特性,节省了46.5%硬件乘法器资源,比其他非流水线实现方案吞吐速率至少快40%．该方案具有系统并行度大、可编程、可在线配置和处理速度较高的特点．