一种低功耗14位10MS/s流水线A/D转换器

基于0.6μm BiCMOS工艺,设计了一个低功耗14位10MS/s流水线A/D转换器.采用了去除前端采样保持电路、共享相邻级间的运放、逐级递减和设计高性能低功耗运算放大器等一系列低功耗技术来降低ADC的功耗.为了减小前端采样保持电路去除后引入的孔径误差,采用一种简单的RC时间常数匹配方法.仿真结果表明,当采样频率为10MHz,输入信号为102.5kHz,电源电压为5V时,ADC的信噪失真比(SNDR)、无杂散谐波范围(SFDR)、有效位数(ENOB)和功耗分别为80.17dB、87.94dB、13.02位和55mW.     

一种14位85 MS/s流水线型ADC

基于0.18μm CMOS工艺设计与实现了一种14位85 MS/s流水线型模数转换器(ADC)。采用多种低功耗设计技术来降低系统功耗和面积,包括无采样保持电路前端和运算放大器共享等技术。在无数字校准的条件下,在3.3 V电源电压、85 MHz的时钟频率和70 MHz正弦输入信号频率下,达到了67.9 dBFS的信噪比(SNR)以及82.2 dBFS的无杂散动态范围(SFDR)。该ADC功耗为322 mW,面积为0.6 mm²,适合用于需求低功耗ADC的通信系统中。     

12bit10MS/s流水线结构模数转换器

介绍了12 bit,10 MS/s流水线结构的模数转换器IP核设计。为了实现低功耗,在采样电容和运放逐级缩减的基础上,电路设计中还采用了没有传统前端采样保持放大器的第一级流水线结构,并且采用了运放共享技术。瞬态噪声的仿真结果表明,在10 MHz采样率和295 kHz输入信号频率下,由该方法设计的ADC可以达到92.56 dB的无杂散动态范围,72.97 dB的信号噪声失调比,相当于11.83个有效位数,并且在5 V供电电压下的功耗仅为44.5 mW。     

一种10位160 kS/s的循环型模数转换器

提出了一种应用于图像传感器的10位160 kS/s的循环型模数转换器(ADC)。采用1.5位的流水线ADC结构,经过10次循环后,得到10位数字码输出。采用输入端自级联结构的两级运算放大器,提高了运放的增益。采用运放共享技术,实现单转双电路与ADC运放共享,降低了面积和功耗,实现了电平平移。基于0.13 μm CMOS工艺,在3.3 V电源电压和160 kHz采样速率下对ADC进行仿真。后仿真结果表明,该ADC的有效位数为9.45位,SNR为59.1 dB,SFDR为61.26 dB,DNL为±0.625 LSB,INL为±1.5 LSB。     

基于0.13 μm CMOS工艺的14位50 MS/s流水线ADC

设计并实现了一种14位50 MS/s流水线ADC。采用无采保放大器的前端电路和运放共享技术,在达到速度及精度要求的同时降低了功耗。该流水线ADC采用0.13 μm标准CMOS工艺实现,芯片尺寸为2.7 mm×2.1 mm。在电源电压为1.2 V、采样速率为50 MS/s、模拟输入信号频率为28 MHz的条件下进行测试。结果表明,该ADC的功耗为91.2 mW,SFDR为82.39 dBFS,SNR为72.45 dBFS,SNDR为71.13 dB,ENOB为11.52 bit,THD为-81.28 dBc,DNL在±1 LSB以内,INL在±3 LSB以内,品质因子FOM为0.62 pJ/step。     

一种12位100 MS/s流水线ADC的设计

设计了一种12位100 MS/s流水线型模数转换器。采用3.5位/级的无采保前端和运放共享技术以降低功耗;采用首级多位数的结构以降低后级电路的输入参考噪声。采用一种改进型的双输入带电流开关的运放结构,以解决传统运放共享结构所引起的记忆效应和级间串扰问题。在TSMC 90 nm工艺下,采用Cadence Spectre进行仿真验证,当采样时钟频率为100 MS/s,输入信号频率为9.277 34 MHz时,信干噪比(SNDR)为71.58 dB,无杂散动态范围(SFDR)为86.32 dB,电路整体功耗为220.8 mW。     

抗辐射低功耗流水线型8位100 MS/s ADC

设计并实现了一种抗辐射低功耗流水线型8位ADC。对流水线型结构的分辨率影响进行分析,确定了最优的级间分辨率和流水线结构。采用多种电路的结构设计,降低了电路功耗。为达到抗辐射指标,对电路进行了抗辐射加固设计。测试结果表明,在3 V电源电压、100 MHz时钟输入频率、70.1 MHz模拟输入频率的条件下,该ADC的SFDR为59.6 dBc,稳态总剂量能力为 2 500 Gy(Si),单粒子闩锁阈值为75 MeV·cm²/mg,功耗为69 mW。该ADC采用0.35 μm CMOS工艺制作,面积为0.75 mm²。该ADC适用于空间环境的通信系统。     

14位100MSPS流水线ADC的低功耗设计

为实现14位100MSPS流水线模数转换器(ADC)的低功耗设计,提出了一种新型的运放和电容共享技术。该技术将流水线ADC的前端采样保持电路(SHC)并入第一流水线级,并在后面的流水线级中相邻两级使用运放共享技术,消除了常规的运放和电容共享技术所存在的需要额外置零状态和引入的额外开关影响运放建立时间的缺点。芯片采用TSMC 0.18μm互补型金属氧化物半导体(CMOS)混合信号工艺,仿真结果表明,在100MSPS采样率和10MHz输入信号频率下,ADC可达到77.6dB的信号噪声失调比(SNDR),87.3dB的无杂散动态范围(SFDR),±0.4LSB的微分非线性(DNL),±1LSB的积分非线性(INL),0.56pJ/conv的品质因数(FOM),在3.3V供电情况下功耗为350mW。     

一种12位80 MS/s CMOS流水线ADC设计

介绍了一种12 bit 80 MS/s流水线ADC的设计,用于基带信号处理,其中第一级采用了2.5 bit级电路,采样保持级采用了自举开关提高线性,后级电路采用了缩减技术,节省了芯片面积.采用了折叠增益自举运放,优化了运放的建立速度,节省了功耗.芯片采用HJTC0.18μm标准CMOS工艺,1.8 V电压供电,版图面积2.3 mm × 1.4 mm.版图后仿真表明,ADC在8 MHz正弦信号1 V峰值输入下,可以达到11.10 bit有效精度,SFDR达到80.16 dB,整个芯片的功耗为155 mW.     

一种用于14位250 MS/s ADC的3.5 Gb/s发送器

提出了一种用于14位250 MS/s ADC的数据发送器。该发送器输出采用电流模驱动方式,最高数据传输速率达3.5 Gb/s,数据输出仅需要2个数据端口。电路采用180 nm 1.8 V 1P5M CMOS工艺实现。测试结果表明,该发送器在3.5 Gb/s速率下的输出信号摆幅为800 mV,抖动峰峰值为100 ps,功耗为32 mW。采用该3.5 Gb/s数据发送器的ADC在250 MHz采样率下得到的信噪比为71.1 dBFS,无杂散动态范围为77.6 dB。     

采用改进型1.5位/级结构的10位100MHz流水线模数转换器

介绍了一个采用改进型1.5位/级结构的10位100MHz流水线结构模数转换器. 测试结果表明,模数转换器的信噪失真比最高可以达到57dB,在100MHz输入时钟下,输入信号为57MHz的奈奎斯特频率时,信噪失真比仍然可以达到51dB. 模数转换器的差分非线性和积分非线性分别为0.3LSB和1.0LSB. 电路采用0.18μm 混合信号CMOS工艺实现,芯片面积为0.76mm2.     

采用改进型1.5位/级结构的10位100MHz流水线模数转换器

介绍了一个采用改进型1.5位/级结构的10位100MHz流水线结构模数转换器.测试结果表明,模数转换器的信噪失真比最高可以达到57dB,在100MHz输入时钟下,输入信号为57MHz的奈奎斯特频率时,信噪失真比仍然可以达到51dB.模数转换器的差分非线性和积分非线性分别为0.3LSB和1.0LSB.电路采用0.18μm混合信号CMOS工艺实现,芯片面积为0.76mm2.     

一种10位250 MS/s电荷域流水线ADC

提出了一种高速、低功耗、小面积的10位 250 MS/s 模数转换器(ADC)。该ADC采用电荷域流水线结构,消除了高增益带宽积的跨导运算放大器,降低了ADC功耗。采用流水线逐级电荷缩减技术,降低了后级电路的电荷范围,减小了芯片面积。测试结果表明,在250 MS/s采样速率、9.9 MHz输入正弦信号的条件下,该ADC的无杂散动态范围(SFDR)为64.4 dB,信噪失真比(SNDR)为57.7 dB,功耗为45 mW。     

1.8 V 10 bit 40 MS/s的流水线模数转换器

设计了一个10 bit,40 MS/s流水线模数转换器,适用于无线传感器网络(WSN)嵌入式芯片中.基于对电容失配的非线性影响的分析,提出了每级多比特的结构,使ADC具有很好的线性度.片内集成了参考电压源,大大减少了外围电路的数量.芯片采用SMIC 0.18μm CMOS工艺实现,在40 MS/s采样率下,电路微分非线性(DNL)最大0.42 LSB,积分非线性(INL)最大0.93 LSB,有效精度(ENOB)最高达9 bit.电路使用1.8 V电压供电,核心面积1.5mm2,核心电路功耗73 mW.     

一个低电压低功耗10位30MS/s流水线A/D转换器

实现了一个10位精度,30MS/s,1.2V电源电压流水线A/D转换器,通过采用运放共享技术和动态比较器,大大降低了电路的功耗。为了在低电源电压下获得较大的摆幅,设计了一个采用新颖频率补偿方法的两级运放,并深入分析了该运放的频率特性。同时还采用了一个新的偏置电路给运放提供稳定且精确的偏置。在30MHz采样时钟,0.5MHz输入信号下测试,可以得到8.1bit有效位的输出,当输入频率上升到60MHz(四倍奈奎斯特频率)时,仍然有7.9bit有效位。电路积分非线性的最大值为1.98LSB,微分非线性的最大值为0.7LSB。电路采用0.13μmCMOS工艺流片验证,芯片面积为1.12mm2,功耗仅为14.4mW。     

一个高性能低功耗10位30MS/s流水线A/D转换器

介绍了一个10位30M采样率流水线A/D转换器，通过采用运放共享技术和动态比较器，大大降低了电路的功耗. 在采样保持电路中使用一种新颖的自举（bootstrap）开关，减小了失真，使得电路在输入信号频率很高时仍具有很好的动态性能. 还提出了一种新的偏置电路结构，为增益提高运放提供了一个稳定且精确的偏置，使得增益提高运放具有较大的电压摆幅. 在30MHz采样时钟，29MHz输入信号下测试，可以得到9.16bit有效位的输出，在输入信号为70MHz时，仍然有8.75bit有效位. 电路积分非线性的最大值为0.     

13 bit 50 MS/s CMOS流水线ADC的设计

介绍了一种新的流水线ADC校准算法,并利用该校准算法完成了一个13 bit,50 MS/s流水线ADC的设计.该校准算法对级电路的比较器和后级电路的输出码字的出现频率进行统计,得到各个级电路输出位的真实权值,可以同时校准多种非理想因素如运放有限增益、电容失配等造成的误差.电路采用UMC 0.18μm混合工艺,1.8 V电源电压.通过SPECTRE仿真获得晶体管级级电路的输入输出关系,将其结果导入顶层行为级模型进行校准.仿真结果表明,在50 MHz采样率、5 MHz输入信号下,通过校准算法SFDR由44.1 dB提升至102.2 dB,SNDR由40.9 dB提升至79.9 dB,ENOB由6.5 bit提升至12.98 bit.