环形压控振荡器的噪声分析

在振荡器的设计中,为了得到更高性能,分析其相位噪声是十分重要的.利用Razavi对具有普遍意义的品质因数的定义将Leeson针对LC振荡器提出的相位噪声模型应用到环形振荡器上对其进行噪声分析.文中以一个2 GHz环形振荡器为例,采用TSMC 0.25 μm CMOS工艺参数,用Cadence的spectre仿真器进行仿真.电源电压为2.5 V,偏离中心频率1 MHz处的相位噪声为-86.6 dBc/Hz.仿真的结果与噪声模型所的结果基本吻合.     

一种低功耗环形振荡器的噪声分析与设计

介绍了一种采用CSMC 0.153 μm CMOS工艺制作的差分环形振荡器。分析了环形振荡器延时单元的选取和设计原理,以及输入差分对管跨导和负载电阻对环振相位噪声的贡献,得到负载为线性区偏置MOS管时低功耗低相位噪声环振的设计方法。在相位噪声变化较小时,采用电容阵列结构拓宽了环形振荡器频率的调谐范围。测试结果表明,该环形振荡器输出频率范围为513 MHz ~1.8 GHz;在振荡频率为1.57 GHz频偏1 MHz处,相位噪声为-84.11 dBc/Hz,功耗为3.88 mW。     

一种高工作频率、低相位噪声的CMOS环形振荡器

采用全开关状态的延时单元和双延时路径两种电路技术设计了一种高工作频率、低相位噪声的环形振荡器。环路级数采用偶数级来获得两路相位相差90°的正交输出时钟,芯片采用台湾TSMC0.18μmCMOS工艺。测试结果表明,振荡器在5GHz的工作频率上,在偏离主频10MHz处相位噪声可达-89.3dB/Hz。采用1.8V电源电压时,电路的功耗为50mW,振荡器核芯面积为60μm×60μm。     

一种频率稳定的改进型CMOS环形振荡器

在传统的环形振荡器基础上,提出了一种改进的ＣＭＯＳ环形振荡器。它克服了传统ＣＭＯＳ环形振荡器振荡频率随电源电压变化而严重不稳的缺点。通过仿真得到了电源电压与振荡频率的对应关系,取得了满意的结果。     

一种频率稳定的集成CMOS环形振荡器

在分析传统的环形振荡器和一种改进型CMOS环形振荡器的基础上，提出了一种线路简单的环形振荡器。它的振荡频率随电源电压的变化很小，线路简单，具有很强的实用性。通过仿真，得到了电源电压和振荡频率的对应关系，取得了满意的结果。     

低功耗CMOS差分环形压控振荡器设计

提出了一个基于0.18μm标准CMOS工艺实现的四级差分环形压控振荡器.全差分环形压控振荡器采用带对称负载的差分延时单元.仿真结果表明,压控振荡器的频率范围在最坏情况为0.21～1.18GHz;偏离中心频率10MHz情况下,压控振荡器的相位噪声为-118.13dBc/Hz; 1.8V电源电压下,中心频率为600MHz时,压控振荡器的功耗仅有4.16mW;版图面积约为0.006mm2.可应用于锁相环和频率综合器设计中.     

低相位噪声CMOS环形压控振荡器的研究与设计

针对个人电脑和通讯系统对频率合成器中振荡器的低相位噪声的要求,对基本的环形振荡器结构进行改进,设计了两种宽带低相位噪声CMOS环形压控振荡器(VCO),在800 MHz振荡频率、1 MHz频偏下,测试的相位噪声分别为-123 dBc/Hz和-110 dBc/Hz.两个VCO的调谐范围分别为450～1 017 MHz和559～935 MHz.     

差分环形振动器的相位噪声与时间抖动研究

基于差分环形振荡器的相位噪声理论,详细介绍了相位噪声、时间抖动的定义,提出了相位噪声的计算公式,并推导了由相位噪声到时间抖动的换算公式。实施了Matlab和Spectre联合仿真,结果验证了计算公式的准确性。相位噪声在环路带宽外的计算值与Spectre仿真值的绝对误差不超过2.35 dB;时间周期抖动计算值与Spectre仿真值的绝对误差为1.847 ps,可对低相位噪声的差分环形振荡器设计提供参考和指导。     

CMOS电感电容压控振荡器中对称噪声滤波技术的研究

提出一种基于CMOS电感电容压控振荡器的对称噪声滤波技术。仿真结果表明．对称噪声滤波技术能够在相同的功耗下改善相位噪声6dB。应用对称噪声滤波技术设计一个4．8GHz压控振荡器，在0．25μm CMOS工艺上制造，测试结果表明在偏离载波1MHz时相位噪声为-123．66dBc／Hz，整个振荡器的功耗仅为12mW，与同类型的压控振荡器比较，取得很好的PFTN指标。     

11GHz CMOS环形压控振荡器设计

设计了一种全差分高速环形压控振荡器(VCO).该VCO有三级,每一级的增益是快慢通路增益的矢量叠加和,快慢通路的增益由底部电流源决定,差分控制电压通过镜像电流源控制快慢通路的各自电流,最终实现对振荡频率的调节.分析了VCO的工作原理及其相位噪声.电路采用TSMC公司0.18μm标准CMOS工艺制作.测试结果显示:芯片工作频率为10.88～11.72GHz,相位噪声为-101dBc/Hz@10MHz,输出信号抖动为3.8ps rms,在1.8V电源电压下的直流功耗约为75mW.该VCO可以应用于锁相环和频率合成器中.     

Minimizing Phase Noise Variation in CMOS Ring Oscillators

The variation of phase noise across the frequency of operation of a CMOS ring oscillator is described analytically. The delay element of the ring oscillator considered comprises of a source-coupled differential pair with an active load element. In this circuit topology where the frequency of oscillation is varied by changing the resistance of the load, theory derived in this work predicts that phase noise will remain constant if constant output swing is maintained. Such an oscillator is designed in a 0.5 m CMOS process and the simulation results verify the theoretical analysis. Consequently, an oscillator design methodology is provided that dramatically reduces the phase noise optimization problem to just one frequency within the oscillator's output frequency range.     

低噪声CMOS环型压控振荡器的设计

应用增益补偿技术，设计了一种结构新颖的CMOS单端反相器环形压控振荡器，该电路具有较低的压控增益，较好的线性，较强的噪声抑制能力。采用lstsilicon 0,25μmCMOS工艺进行仿真，结果显示：在偏离中心频率600kHz处的相位噪声为一108dBc。     

Noise in CMOS Voltage Controlled Relaxation Oscillators

A low-noise voltage controlled relaxation oscillator (VCO) has been fabricated in a 2 micron CMOS process. The VCO uses a grounded external timing capacitor and a bypassed latch. A theoretical analysis is presented showing that the VCOs output phase noise is dominated by the undersampling of circuit noise arising principally from the comparators. A minor correction to equation (21) of Abidi and Meyer in [1] is also derived. The VCO design was modified to allow a comparison between two different comparator architectures whilst sharing a common VCO core of current sources, timing capacitor and latch. Spectrum analyzer measurements are presented which confirm the theoretical predictions and show that high frequency signals are aliassed down to appear as noise sidebands about the carrier frequency. The oscillator's phase noise was measured as –70 dBc/Hz at a 20 kHz offset when oscillating at 1.1 MHz.     

振荡器时变相位噪声分析技术研究进展

介绍了两种射频振荡器的时变相位噪声模型:Demir&Mehrotra的非线性扰动模型和Hajimiri&Lee的时变相位噪声模型。对一个简单的非线性电导LC振荡器,分别建立了这两种模型,并指出了两种模型的联系和区别。讨论了两种模型的计算方法,介绍了在EDA软件HSpice和SpectreRF下,以及频域中相位噪声的计算问题。最后,进一步讨论了时变相位噪声,指出相位噪声分析的难点和未来的发展方向。     

Phase Noise and Jitter in CMOS Ring Oscillators

A simple, physically based analysis illustrate the noise processes in CMOS inverter-based and differential ring oscillators. A time-domain jitter calculation method is used to analyze the effects of white noise, while random VCO modulation most straightforwardly accounts for flicker ($1/f$) noise. Analysis shows that in differential ring oscillators, white noise in the differential pairs dominates the jitter and phase noise, whereas the phase noise due to flicker noise arises mainly from the tail current control circuit. This is validated by simulation and measurement. Straightforward expressions for period jitter and phase noise enable manual design of a ring oscillator to specifications, and guide the choice between ring and LC oscillator.     

基于随机非线性微分方程的振荡器相位噪声研究

根据振荡器电路的时变非线性特性 ,运用一种通用的相位噪声理论 ,通过对噪声源随机过程建模 ,求解具有严格数学意义的随机非线性微分方程 ,得到一个常数 c来描述时间抖动和频谱扩散。分别用基于随机非线性微分方程和线性时变的方法求解 ,结果表明线性时变得到的相位噪声频谱在基频附近分布的能量之和超过载波能量 ,在物理意义上有一定不足 ;而文中的相位噪声分析结果表明相位噪声只改变能量的分布并不能使能量显著增加 ,得到的结果为设计电路时减少相位噪声影响提供了思路。