FPGA配置芯片测试方法的研究与实现

集成电路规模越来越大,测试难度也越来越高,边界扫描方法的提出降低了测试的复杂度,适合进行大规模集成电路的测试。介绍了边界扫描的概念和特点,研究了FPGA配置芯片测试方法,并在V93000测试系统上实现了配置芯片EPC2的边界扫描测试,给出了具体测试过程,符合IEEE1149.1边界扫描规范,为具有JTAG接口的元器件测试提供了依据。     

集成电路测试程序的移植与建库

主要介绍了在集成电路生产测试过程中,在不同测试系统上互相移植程序的方法,建立测试程序库是集成电路测试专业的发展方向。同时讨论了测试程序的移植与建库过程中经常遇到的一些问题。     

数字集成电路测试系统测试结构及校准原理分析

文章介绍了数字集成电路测试系统的测试结构,分析了测试过程中各部分的工作原理,说明了测试的实现过程。在此基础上,提出了测试结构中各部分的校准原理与实现方法。     

集成电路测试系统的发展趋势

集成电路测试是集成电路产业链中的一个重要环节,而集成电路测试系统是实现集成电路测试必不可少的工具。本文首先介绍了集成电路测试系统的测试内容和基本架构,随后结合全球专利申请情况分别对集成电路测试系统三个主要改进方向(探针卡和测试冶具的改进、测试板卡的改进以及整个测试系统架构总成的改进)的发展历程、趋势以及前景进行详细地分析,最后,本文给出了集成电路测试所面临的挑战。     

基于BST技术的ASIC技术

专用集成电路（ASIC）的测试需要设计一个专用测试集,测试过程复杂且成本高。而采用边界扫描测试技术设计ASIC,其测试过程简便快捷,不需要复杂和昂贵的测试设备,可降低成本,提高产品质量。     

基于BST技术的ASIC设计

专用集成电路 (ASIC)的测试需要设计一个专用测试集 ,测试过程复杂且成本高。而采用边界扫描测试技术设计ASIC ,其测试过程简便快捷 ,不需要复杂和昂贵的测试设备 ,可降低成本 ,提高产品质量。     

一种基于海明排序进行无关位填充的低功耗测试向量优化方法

集成电路在测试过程中的测试功耗通常会远远高于集成电路正常工作时的功耗,而过高的测试功耗可能会造成电路损坏或是芯片烧毁。为了降低测试功耗,提出了一种基于海明排序进行无关位填充的低功耗测试向量优化方法。首先,对测试集中的测试向量按照无关位含量由多到少进行排序;然后,将测试向量按照海明距离由小到大进行排序;最后,对排序后的测试集进行无关位的合理填充,使得测试向量之间的相关性增大,从而降低测试功耗。以ISCAS’85国际标准电路作为测试对象进行,结果表明,相比于使用优化前的测试集,运用优化后的测试集明显降低了测试功耗。     

EPON系统中ONU的测试自动化系统分析和软件设计

文章提出了一种EPON系统测试自动化的四层结构框架和实现方法,完成了对EPON系统中ONU端系统软件的自动化测试。测试软件采用简洁、高效、易移植的TCL/TK语言实现,结构框架中平台脚本和控制脚本相分离,使之具有良好的扩展性。测试过程中将配置命令进行封装,采用API函数操作测试仪,模拟现实网络中的各种不同数据包,实现对Bridge、QOSI、GMP、MSTP等功能的系统测试。提供简洁的操作界面和友好的人机交互,在回归测试中能够快速定位Bug和自动测试过程中的出错信息,有效地解决了手动测试工作量大、耗时、测试结果不一致等问题,提高了测试效率。     

避雷器电阻片测试系统设计

采用工业PC机与可编程控制器、示波器、直流仪等设备设计了避雷器电阻片测试系统,阐述了本系统的控制流程及逻辑关系,用图形化编程语言编写了上位机软件,完成了避雷器电阻片在 U_1mA及0.75U_1mA下的漏电流等参数的测试,并对电阻片测试过程中的电压峰值、电流峰值进行采集存储,还存储了电阻片在整个测试过程中的能量,方便以后对测试过程中损坏的阀片进行能量、电流峰值、电压峰值方面的分析,对系统进行了初步的试验,结果表明该系统运行效果良好,实现了避雷器电阻片出厂前的测试,提高了测试效率。     

数字通道传输延迟时间测量方法研究

在集成电路测试领域,传输延迟时间tPD是一个非常重要的参数,其不仅反映集成电路对信号的响应速度,也是集成电路测试系统交流参数测量准确的重要影响因素。详细分析了集成电路测试系统传输延迟时间产生的原因,及其对待测器件交流参数测量结果的影响。提出了基于时域反射技术的集成电路测试系统数字通道传输延迟测量方法,并在泰瑞达J750EX集成电路测试系统上进行了实验验证。通过对实验数据的分析,表明该方法能有效测量数字通道传输延迟时间,提高集成电路测试系统交流参数测量准确度。