单栅和双栅多晶硅薄膜晶体管的二维器件仿真

二维器件仿真是揭示半导体器件物理机理的有效途径.首先利用二维器件仿真工具构建单栅和双栅多晶硅薄膜晶体管(TFT),并完整地考虑晶界陷阱态的分布规律,即指数分布的带尾态和禁带中央高斯分布的深能态.同时,改变晶界陷阱密度、多晶硅薄膜厚度、温度等条件,以及考虑翘曲(kink)效应,仿真单栅和双栅器件的电流-电压(I-V)特性,分析物理规律,建立对多晶硅TFT器件物理特性的进一步理解.     

ESD保护器件GGNMOS二次击穿前的建模

基于ESD应力下GGNMOS的工作特性,从GGNMOS的内部物理过程,推导建立了二次击穿前GGNMOS的器件级模型,并给出了相应的参数提取方法;实现了输入工艺参数等到模型中,即可仿真GGNMOS二次击穿前的I-V特性.通过与TLP实际测试结果的比较,证实了所推导模型的可行性.     

CCD栅介质工艺对多晶硅层间介质的影响

CCD多晶硅交叠区域绝缘介质对成品率和器件可靠性具有重要的影响.采用扫描电子显微镜和电学测试系统研究了CCD栅介质工艺对多晶硅层间介质的影响.研究结果表明:栅介质工艺对多晶硅层间介质形貌具有显著的影响.栅介质氮化硅淀积后进行氧化,随着氧化时间延长,靠近栅介质氮化硅区域的多晶硅层间介质层厚度增大.增加氮化硅氧化时间到320 min,多晶硅层间薄弱区氧化层厚度增加到227 nm.在前一次多晶硅氧化后淀积一层15 nm厚氮化硅,能够很好地填充多晶硅层间介质空隙区,不会对CCD工作电压产生不利的影响.     

深亚微米器件中氧空位对栅漏电流的影响

描述了影响硅器件性能的二氧化硅中的缺陷,介绍了氧空位的概念,分析计算了随机氧空位对栅漏电流的影响.模拟结果表明:当氧空位在栅氧化层中随机变化时,引起的栅漏电流的变化是在一定值附近上下波动;栅漏电流随氧化层厚度的减小而增大,因此,在小尺寸器件中,必须考虑氧空位对栅漏电流的影响.但当厚度在特定值及特定电场下时,单个氧空位引起的栅漏电流增加可以忽略.     

直流有效折射率对光纤Bragg光栅群时延的影响

采用数值计算的方法研究了直流有效折射率对光纤Bragg光栅群时延的影响。结果表明：随着直流有效折射率的增大时延量不断增大，增长的幅度也在增大：峰值波长产生红移，移动的距离不断增大；一定带宽的谐振峰两边的旁瓣加强；同时谱宽增加；整体呈现递增趋势。这些规律为设计新型的光器件提供理论参考。     

适用于按比例缩小至亚10nm的圆柱体全包围栅场效应管仿真

提出了一种适用于按比例缩小至亚10nm的圆柱体全包围栅场效应管.报道了圆柱体全包围栅场效应管器件物理分析、技术仿真结果以及器件制作详细工艺流程.与其他常规鳍形场效应管器件(FinFET)相比,该器件特别适用于解决常规鳍形场效应管器件所面临的问题,进一步提高器件性能及按比例缩小能力.技术仿真结果显示,圆柱体全包围栅场效应管具备许多常规鳍形场效应管器件,其中包括长方体全包围栅场效应管所不具备的优点.就圆柱体全包围栅场效应管器件结构而言,该器件由无数多个将圆柱体形沟道全部包围的栅所控制.由于克服了由不对称场的积聚,如锐角效应所导致的漏电,器件沟道的电完整性得到很大改善.详细讨论了器件制作工艺流程,提出的工艺流程简单并且与常规CMOS工艺流程兼容.     

高k栅介质增强型β-Ga2O3 VDMOS器件的单粒子栅穿效应研究

以增强型β-Ga₂O₃ VDMOS器件作为研究对象,利用TCAD选择不同的栅介质材料作为研究变量,观察不同器件的单粒子栅穿效应敏感性。高k介质材料Al₂O₃和HfO₂栅介质器件在源漏电压200 V、栅源电压-10 V的偏置条件下能有效抵御线性能量转移为98 MeV·cm²/mg的重离子攻击,SiO₂栅介质器件则发生了单粒子栅穿效应(Single event gate rupture, SEGR)。采用HfO₂作为栅介质时源漏电流和栅源电流分别下降92%和94%,峰值电场从1.5×10⁷ V/cm下降至2×10⁵ V/cm,避免了SEGR的发生。SEGR发生的原因是沟道处累积了大量的空穴,栅介质中的临界电场超过临界值导致了击穿,而高k栅介质可以有效降低器件敏感区域的碰撞发生率,抑制器件内电子空穴对的进一步生成,降低空穴累积的概率。     

5V CMOS中GGNMOS ESD失效电流和沟道长度正向关系的分析

Contrary to general understanding,a test result shows that devices with a shorter channel length have a degraded ESD performance in the advanced silicided CMOS process.Such a phenomenon in a gate-grounded NMOSFET(GGNMOS) was investigated,and the current spreading effect was verified as the predominant factor. Due to transmission line pulse(TLP) measurements and Sentaurus technology computer aided design(TCAD) 2-D numerical simulations,parameters such as current gain,on-resistance and power density were discussed in detail.     

静电注入对55 nm MV/HV GGNMOS ESD性能的影响

静电防护问题是提升集成电路可靠性面临的主要挑战之一.基于55 nm HV CMOS工艺,研究了静电注入对中压(MV)和高压(HV) GGNMOS(Gate-Grounded NMOS)器件静电防护性能的影响.研究结果表明,对MV GGNMOS器件来说,静电注入能够在有效降低开启电压(Vt)、保持电压(Vh)的同时,减小...     

基于MEDICI仿真的ESD保护器件设计方法

文章讨论了用MEDICI作基于仿真的ESD保护电路设计方法．并以GGNMOS为例．给出了MEDICI仿真结果与实验数据的对照。结果表明此方法是一种有效仿真ESD保护电路在高温高电压大电流下特性的方法．可使ESD保护器件的设计周期缩短，成功率因此大大增加。     

深亚微米GGNMOS器件ESD鲁棒性的优化与模拟

基于单指条栅接地N型场效应晶体管(GGNMOS)在静电放电(ESD)时的物理级建模方法,仿真分析了版图参数和工艺参数对器件ESD鲁棒性的影响。提出了一种可提高器件ESD保护性能的优化设计,即硅化扩散工艺下带有N阱的多指条GGNMOS结构。对单指条器件模型进行修正,得到的多指条模型能预估不同工艺条件下所需的N阱长度,以满足开启电压V_t1小于热击穿电压V_t2的设计规则。由仿真结果可知,对于一个0.35 μm工艺下的10指条GGNMOS,通过减小栅极长度(L)、提高衬底掺杂浓度(NBC)和漏极掺杂浓度(NE),以及从修正模型中得到合适的N阱长度,均可以增强器件的ESD鲁棒性。     

GGNMOS叉指宽度与金属布线对ESD防护性能的影响

栅接地NMOS(GGNMOS)器件具有与CMOS工艺兼容的制造优势,广泛用于静电放电(ESD)保护。鉴于目前GGNMOS的叉指宽度、叉指数及金属布线方式等外部因素对ESD鲁棒性的影响研究较少,设计了不同的实验对此开展对比分析。首先,基于0.5μm Bipolar-CMOS-DMOS(BCD)工艺设计并制备了一系列GGNMOS待测器件;其次,通过传输线脉冲测试,分析了叉指宽度与叉指数对GGNMOS器件ESD失效电流(It2)的影响,结果表明,在固定总宽度下适当减小叉指宽度有利于提高It2;最后,比较了平行式与交错式两种金属布线方案对It2的影响,结果表明,平行式金属布线下GGNMOS器件的ESD鲁棒性更好。     

多指条形GG-NMOS结构ESD保护电路

对采用多指条形GGNMOS结构的ESD保护电路的工作原理进行分析,并对其进行ESD测试实验.理论分析了影响ESD性能的一些因素,提出一种栅耦合技术保护电路方案,并达到了设计要求.实验结果显示,其性能已达到人体放电模式(HBM)的2级标准(2 000～4 000 V).     

栅长对SOI NMOS器件ESD特性的影响

采用TLP测试的方式,研究了不同栅长对栅接地SOI NMOS器件ESD(Electrostatic discharge,静电放电)特性的影响,结果发现栅长越大,维持电压VH越大,ESD二次击穿电流It2越大;其原因可能与薄硅层中的热分布有关。     

一种CMOS工艺高速端口的ESD保护设计

随着CMOS工艺的不断深化,CMOS器件开启速度越来越快,有利于设计出更高速的电路及相关接口器件。但随着CMOS工艺深化的同时,器件的栅氧厚度也越来越薄,栅氧的击穿电压大大降低,使得器件更容易受到ESD损伤。采用传统的ESD结构会显著增加节点电容,节点电容的增加会限制电路接口速率的增加。采用中芯国际(SMIC)0.13μm工艺,设计实现了一种ESD保护电路,I/O端口翻转速率达到2 Gbps,对人体模型耐压达到2000 V。经过仿真验证、流片验证,设计的结构达到了该芯片抗静电能力以及端口高速传输速率的要求。