一种基于FPGA的神经网络的实现

本文介绍了一种用FPGA实现神经网络的方法。它利用FPGA器件的可重构计算特性，把BP算法分成三个执行阶段并顺序配置到FPGA中执行。这种方法有效地提高了FPGA硬件资源的利用率     

图像识别中的数字运算及其FPGA实现

利用现场可编程门阵列的可重构计算和并行计算的特性,提出基于FPGA的图像识别系统中的数字运算的设计。在识别系统的设计流程中,需对图像进行二值化处理,提取图像中的数字信息,并与N个模版信息并行匹配,计算与每一个模版的相似度,最终实现图像中数字的运算,并将运算结果显示出来。实验结果表明,利用FPGA实现的图像识别系统具有处理速度快、可识别性好以及稳定性高等优势。     

一种分层并行计算的软件化雷达系统

为解决软件化雷达系统实时处理大规模数据的问题,提出了一种分层级的分布式并行计算方法,并设计了一种低延时大规模数据处理能力的软件化雷达系统.该系统采用三层并行计算方法,利用ZeroMQ技术实现了任务级的分布式计算,多线程技术实现了线程级的多核并行计算,Arrayfire平台实现了数据级的图形处理单元(Graphic Pr...     

DReAC:一种新型动态可重构协处理器

本文提出了一种应用于数据并行和高密度计算任务的新型动态可重构协处理器——DReAC.DReAC可以独立地以并行或流水工作模式重构协处理器内部数据路径,完成主处理器分配的任务.DReAC由全局控制器、计算阵列和阵列数据缓冲区三部分组成.文中简要介绍了DReAC系统模型,并使用该模型模拟了部份典型算法在DReAC中的实现.仿真结果表明,在典型的多媒体和信号处理应用中,DReAC能够达到通用处理器的10倍以上的速度,甚至在某些应用中远优于其他可重构处理器的性能.     

一种循环流水阵列架构

描述了一种基于循环流水计算的阵列架构（PLAA）,该阵列架构能够工作在基于AHB协议的总线接口上,通过与ARM处理器指令通信,达到辅助主处理器进行大规模密集计算的目的。描述了这一处理器的结构,并着重介绍了二维DCT算法在PLAA中的映射与实现。仿真结果显示,PIAA能达到7倍以上于通用处理器的性能,并在实现复杂度、运行效率与通用性中达到一个权衡。     

基于FPGA的人工神经网络实现方法的研究

基于FPGA的神经网络实现方法已成为实际实时应用神经网络的一种途径.本文就十多年来基于FPGA的ANN实现作一个系统的总结,例举关键的技术问题,给出详细的数据分析.引用相关的最新研究成果,时不同的实现方法和思想进行讨论分析,并说明存在的问题以及改善方法,强调神经网络FPGA实现的发展方向和潜力及提出自己的想法.另外,还指出基于FPGA实现神经网络存在的瓶颈制约,最后对今后的研究趋势作出估计.     

一种可重构处理器的编译器的设计与实现

在现有可重构处理器ESL模型的基础上,提出了为可重构处理器设计一个编译器-CoRP(Compiler of Reconfigurable Processor).CoRP以带有编译指示的串行C代码作为输入,并以并行计算的可重构处理器的机器码作为输出.可重构处理器有了CoRP的支持后,可以自动针对带有编译指示的不同应用程序完成对可重构阵列的重构工作.对数字信号处理应用的仿真结果显示,经过CoRP翻译的代码的性能十分接近于需要花费大量精力手动配置的最理想代码的性能.     

基于FPGA的动态可重构系统设计与实现

近年来,随着计算机技术的发展,尤其是现场可编程门阵列FPGA的出现,使实时电路重构成为研究热点.基于FPGA的重构系统具有自适应、自主修复特性,在空间应用中具有非常重要的作用.介绍FPGA可重构技术的分类以及动态可重构技术的原理,并在此基础之上选取Virtex-4系列FPGA给出一种动态重构的应用以及具体实现,即通过微处理器(ARM)结合多个FPGA,并采用一种新的边界扫描链方法对多个FPGA进行配置,从而实现局部动态可重构.这种实现方法具有较强通用性和适于模块化设计等优点.     

一种CRC并行计算原理及实现方法

本文提出一种通用的ＣＲＣ并行计算原理及实现方法，适于不同的ＣＲＣ生成多项式和不同并行度（如８位、１６位、及３２位等），与目前已采用的查表法比较，不需要存放余数表的高速存储器，减少了时延，且可通过增加并行度来降低高速数传系统的ＣＲＣ运算时钟频率．     

适用于片上并行计算阵列的超精简处理器架构

提出一种超精简处理单元架构。该处理单元基于运算-跳转式单指令处理器体系。使用指令优化和内部总线上加速器,该处理单元能够执行传统算术运算式单指令处理器难于执行的高效位运算以及执行效率较低的数据转移操作。以该处理单元构成的片上大规模并行计算阵列可用于图像处理等局部性强、实时性要求高的计算任务。包含有该处理单元架构的16 16的原型阵列已经在FPGA上实现,性能达30.7GOPS@120MHz,平均功耗39.5mW。     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

A high performance architecture for computing the time-frequency spectrum

To solve the problem of detecting and displaying the changes in the spectra of nonstationary signals, there are two possible approaches. Either one uses the same estimators as for the stationary signals, but one approach uses shorter-length data blocks during which the signal is assumed to be stationary, and the other one uses the same length data and applies a time-varying spectrum estimator that accounts for the nonstationarity. A time-varying spectrum estimator called a time-varying correlogram (TVC) is a well-known estimator of the time-frequency spectrum of a nonstationary signal. In this paper, a high performance VLSI architecture for computing TVC is proposed.     

基于微机集群系统的MPI并行计算

计算机集群系统具有性能高、扩展性强等特点,能够充分发挥并行计算能力。在现有的微机条件上建立了基于Windows和MPI的集群计算环境,并在此平台上通过MPI并行程序设计思想,提出了利用蒙特卡罗积分法的PI值求解算法。通过对大量的PI值计算实验结果分析,发现基于MPI的并行计算能大幅度提高运算效率。     

采用多核处理器进行可重构并行仿真的方法

文中对多传感器视觉信息处理算法进行分析,根据可重构处理器的并行计算参数模型提出了一种并行计算仿真的方法。多核处理器环境中,每个线程在独立的核上运行,线程间具有并发性。利用并发的线程模拟可重构阵列单元（PE）的运算方式,调用OpenMP设置多个线程并行执行,在多核计算机平台上模拟可重构处理器的计算过程。利用此方法能在没有具体的PE连接方案前,通过使用计算核模拟PE单元,将算法映射到多核处理器环境中。通过分析算法在多核计算机上的并发执行效率,来优化视觉信息算法在可重构阵列上的映射方案。     

LTE物理层PBCH并行计算的实现

LTE已正式商用,空口监测设备为LTE技术大规模应用提供重要支撑,实时性测试是LTE相关网络测试设备的必须要求,但终端理论下行速度已达到100Mbps,传统的测试仪表采用嵌入式结构,其数据处理和运算已不能满足实时解析需求。提出采用高效的CUDA并行计算能有效地解决这一问题,构建了高性能并行计算的软硬件平台,以物理广播信道(PBCH)为例对方案进行了验证,结果表明能很好地满足LTE测试要求。     

基于FPGA流水线结构并行FFT的设计与实现

根据实时信号处理的需求,提出了一种基于FPGA的512点流水线结构快速傅里叶变换(FFT)的设计方案,采用4个蝶形单元并行处理,在Xilinx公司的Virtex7系列的FPGA上完成设计.处理器将基2算法与基4算法相结合,蝶形运算时把乘法器IP核的旋转因子输入端固定为常数,而中间结果用FIFO缓存.采用硬件描述语言verilog完成设计,并进行综合、布局布线,测试结果与MATLAB仿真结果相吻合.     

一种高速捷变并行调制矢量信号源的FPGA实现

在信号调制过程中,为了缩短载波生成的捷变时间,分析了影响捷变时间的因素。提出了单频信号的并行合成结构,解决了载波频率受现场可编程逻辑门阵列( FPGA)时钟限制的问题。为了解决调制过程中采样频率受时钟约束的问题,给出了矢量信号的正交并行调制结构。通过在FPGA上编写Verilog代码实现了时钟频率为160 MHz、采样率为1.92 Gsample/s的并行矢量信号调制,载波频率为200~300 MHz可变,捷变时间小于35 ns。结果表明,并行载波生成和并行调制的方法在克服系统时钟约束方面有较强的实用性。     

基于多核并行计算的舰艇通用视频录取系统

针对目前舰艇标准显控台视频录取的弊端,设计开发了一种基于多核并行计算的视频录取系统,并利用微软.NET4.0规范中的并行任务库进行软件实现。与现有基于多线程并发计算的数据录取系统对比,基于新算法的系统录取的视频数据帧率均衡稳定,系统响应快,CPU使用率低,系统可扩展性强。系统可通过扩展,实现更高的系统集成度和使用效率。