高频谱纯度小步进频率合成器的设计与实现

讨论了一种杂散抑制高,频率步进小及相位噪声低的频率合成器的设计方法。设计采用混合式频率合成技术,研制实现了S波段频率合成器,实验结果表明,该频率合成器输出信号频率步进100 Hz,相位噪声优于-115dBc/Hz@10kHz,杂散抑制大于80dBc,跳频时间140μs。     

一种高频谱纯度的C频段宽带频率合成器设计

为了提高频综的频谱纯度,提出了一种新型多级子谐波混频锁相环的设计方法,研制了一款超低相噪频综。介绍了该频综的设计方案,分析了关键技术,仿真和论证了相位噪声和杂散抑制等主要指标,最后对该频综进行了研制和实际测试。测试结果如下：工作频率为4 500~7 600 MHz,频率步进小于1 kHz,相位噪声优于-123 dBc/Hz@25 kHz,频率切换速度小于75 μs,杂散抑制大于70 dB,均满足设计要求,设计方案比较合理可行。采用该方法设计的频综具有小步进、低相噪、换频速度快、低杂散等特点,可用于高性能电子战接收机中,具有广阔的应用前景。     

直接数字频率合成器的频谱特性的分析

现代通信系统对合成源的技术指标提出了越来越高的要求，可变参考源驱动的锁相频率合成器是一种较好的解决方案。直接数字频率合成器（ＤＤＦＳ）作为可变参考源是比较理想的。本文对直接数字频率合成器（ＤＤＦＳ）的输出特性进行了讨论，并用傅里叶变换的方法对直接数字频率合成器（ＤＤＦＳ）的输出频谱的杂散进行了分析，得到了有相位舍位民政部下直接数字频率俣成器的杂散分布。     

X频段机载雷达频率合成器的设计

介绍一种机载合成孔径雷达(SAR)频率合成器的试验研究。该合成器采用了数字锁相环与模拟环相结合的方法,以及谐波混频和减振技术,实现了频率合成器的低功率、轻重量、小体积和低相位噪声等技术指标。     

微波DDS-PLL频率合成器研究

本文介绍了采用DDS激励PLL的方案构成微波锁相源，分析设计DDS-PLL频率合成器应注意的问题。以及对杂散抑制技术和PLL的结构进行了总结。     

Ka波段频率合成器设计

提出了一种Ka波段低杂散、捷变频频率合成器设计方案.该方案采用直接数字合成(DDS)+直接上变频的频率合成模式,DDS1产生360～600 MHz低杂散中频信号,DDS2产生波形信号.经过4次上变频、分段滤波、放大后,该方案实现了宽带、低杂散、捷变频频率合成器的设计,为系统提供本振信号、激励信号等.根据设计方案,制作了...     

基于DDS的高稳高纯频谱频率源的设计

简要分析DDS输出的信号噪声。并根据DDS噪声产生的原因,有针对性的采取措施设计应用AD9851芯片的高稳定高纯频谱的频率源。     

基于ADF4351的频率合成器设计

首先介绍了锁相环的基本原理,再介绍一个集成VCO的宽带频率合成器芯片ADF4351,并用该芯片设计一个输出为154.8MHz～212.775MHz的频率合成器,实测其相位噪声和杂散指标都能很好满足设计要求,能满足多种通信系统对信号源的需求。     

小步进频率合成器的设计

回顾了三种基本的小步进频率合成器设计方法的优缺点。介绍了一种特殊的小步进频率合成器的设计方法，即采用两个大步进频率的单环锁相电路混频，两者步进频率的差较小为r，就能获得输出为小步进频率(为r)的合成器，并给出了相应的理论依据和计算。只要合理设置频率，规避互调分量的影响，就能使合成信号保持大步进频率单环锁相电路较低相位噪声、较短跳频时间和较低杂散信号的特性，而且合成原理简单，几乎不需要电路调试。     

X频段取样锁相频率合成器——PDRO

对取样锁相频率合成器的工作原理、技术特点等进行了描述,着重分析了其低相噪、低杂散特性,讨论了环路滤波器与环路扩捕的设计对环路稳定性的贡献,最后给出了X频段取样锁相频率合成器的电技指标.     

一种捷变DDS频率合成器的设计

介绍了一种基于DDS(直接数字合成)技术的频率合成器。该频率合成器能够根据外部的参数设置完成任意频率(频率范围0．023Hz--35MHz)、多种模式(调频、调相及调幅等)的正弦波以及方波等波形输出。实验结果表明，该频率合成器输出的信号幅度稳定，具有频谱纯度较高、频率分辨率高以及频率捷变时间短等优点。     

一种雷达频率源的简易设计方法

针对传统多功能雷达频率源方案复杂、体积大、成本高的缺点,提出了一种雷达频率源的简易设计方法。该方法基于高频主振分频的频率合成方案,并通过信号频率的组合设计进一步简化了电路形式,成功实现了某型雷达所需的线性调频激励源、捷变频本振源、多普勒模拟源、采样时钟等多路信号的输出,X频段信号相位噪声达-106 dBc/Hz@1 kHz和-114 dBc/Hz@10 kHz,跳频时间小于2#s,性能指标与采用直接频率合成实现的雷达频率源相当。     

基于DDS的低杂散捷变频合成器设计

为了对抗有源干扰,雷达系统要求频率合成器具有频率捷变功能;同时要求其杂散抑制越高越好,特别是在输出信号带宽较宽的情况下更是如此。受体积和成本的限制,目前的捷变频频率合成器广泛采用基于直接数字合成（DDS）技术的变频方法。本文基于低杂散,对采用DDS的捷变频频率合成器技术进行了研究,并介绍一种采用时钟频率高达3．2GHz的新型DDS集成电路的低杂散捷变频频率合成器的设计与实现方法,设计得到的捷变频频率合成器带宽为250MHz,其杂散抑制指标可满足全频段优于-65dBc。     

一种用于认知无线电的快速频率合成器设计

为了研制一种锁定时间短、相位噪声低、杂散抑制度高的频率合成技术,采用了直接数字式频率合成器(DDS)驱动锁相环(PLL)的结构。该频率合成器综合了DDS频率转换速度快、频率分辨率高和PLL输出频带宽、输出杂散低的优点。基于该结构研制实现了输出频率范围为700～800 MHz的宽带频率合成器,实验结果表明该频率合成器扫描模式Δf=1 MHz锁定时间不超过20μs,跳频模式Δf=50 MHz的定时间不超过30μs,近端杂散抑制度优于-50 dBc。     

高性能X波段直接式频综的设计

介绍一种X波段直接式频综的设计方案,对其输出杂散进行分析,并给出研制结果,在10GHz的输出频率上,偏离载频1kHz处的相噪为－108dBc/Hz,杂散优于－70dBc,跳频时间小于0．7μs,可捷变40个点。     

高分辨率PLL频率合成器的关键指标分析

为了解决设计锁相环(PLL)频率合成器时关键指标相互矛盾的问题,以后置分频PLL频率合成器和前置倍频PLL频率合成器为例推导其频率分辨率、自然谐振频率、阻尼系数、环路捕捉时间、杂波抑制度等指标的数学表达式,研究了自然谐振频率和其他指标之间的联系,分析了频率分辨率与环路捕捉时间、杂波抑制度之间的矛盾.理论分析和仿真结果表明:相对于基本形式的PLL频率合成器,后置分频PLL频率合成器和前置倍频PLL频率合成器的频率分辨率得到同倍的提高,但后者的环路杂波抑制度和捕捉时间指标均随频率分辨率的提高而恶化,从而证明后置分频PLL频率合成器设计的有效性.这些结论可以作为设计PLL频率合成嚣的参考准则.     

时钟3.2GHz直接数字频率合成器的研制

阐述了时钟频率高达3.2 GHz的新型直接数字频率合成器的设计方案,由该方案设计的直接数字频率合成器最高输出频率可达1 500 MHz,并且可以产生线性调频、脉冲步进、调频步进等多种调制信号.通过对该直接数字频率合成器与DDS芯片AD9858进行相位噪声以及杂散进行对比分析,时钟为3.2 GHz的直接数字频率合成器不仅输出带宽得以扩展,其相位噪声在所测试点比AD9858要优10 dB,窄带杂散也较AD9858有很大提高.     

直接数字频率合成器AD9954在跳频通信系统中的应用研究

频率合成器是一种频率稳定度较高的离散间隔型频率信号发生器,广泛应用在通信、雷达、仪器仪表及导航系统中.在研究高集成度频率合成器AD9954的基础上,给出了AD9954在跳频系统中的应用方案.跳频方案采用软件无线电技术,采用DSP作为伪码发生器,控制DDS输出频率,得到相应的跳频图案.实验表明该设计合理可行.