嵌入式系统CPU性能评测技术研究

随着嵌入式系统规模的不断扩大以及CPU硬件技术的快速发展,嵌入式系统中CPU的性能问题受到了越来越多的关注,对其的评测也变得越来越复杂,至今未形成标准有效的评测方案。为了解决上述问题,文章对CPU性能评测指标、评测方法以及评测结果分析进行了深入的研究,并针对这三方面提出了可行的技术参考方法,能够切实有效地指导嵌入式系统CPU性能评测工作的开展。     

基于RISC的16位嵌入式CPU的设计

介绍了一个嵌入式ＲＩＳＣ型ＰＣＵ。该ＣＰＵ采用哈佛结构、４级指令流水线、２０位指令字长和１６位数据字长,并设置了用于片内外部寄存器的高速接口。设计中采用Ｂｙｐａｓｓ技术解决了数据相关问题,开发了高效的结构化编程语言和相应的编译器。     

8位嵌入式CPU核的正向设计

介绍了一个与Motorola 68HC05指令兼容的8位CPU核的设计,分析了系统结构和工作原理以及设计构思,最后简要介绍了一个用VHDL语言实现的通用仿真验证软件.     

嵌入式CPU的设计与仿真

介绍了用VHDL语言实现嵌入式CPU的模块化设计方法．很好地解决了和原有系统的兼容问题，介绍了用VHDL语言描述嵌入式CPU的实例，说明了模块化的设计思想。     

嵌入式CPU异常处理的设计及其硬件实现

嵌入式CPU已成为SOC设计的热点。异常处理是CPU设计中最关键的部分,介绍嵌入式CPU异常处理的一般机制,并在此基础上设计32位CPU的异常处理模块,给出了仿真结果,并讨论了其方便的可扩展性。     

一种嵌入式CPU功能验证平台的设计

功能验证是嵌入式CPU设计中一项复杂而重要的工作.针对某8位嵌入式CPU的设计要求,提出了一种嵌入式CPU的高度集成化的功能验证平台.该验证平台集成了整个功能验证流程,包括验证程序开发、验证程序调试、验证数据生成、验证Testbench、验证配置环境、覆盖率分析、结果比较和分析及基于FPGA的硬件验证平台等.验证平台通过代码覆盖率的分析来改善验证的完备性.该验证平台原理清晰,结构简单,扩展灵活,提高了功能验证的效率和自动程度,对其它CPU验证平台的设计具有一定的参考价值.     

基于云计算的嵌入式处理器中CPU功耗预测方法研究

随着云计算技术的推广和发展,基于云计算的应用研究也越来越多。云计算在计算性能和计算精度上都有着无可替代的作用,同时其可以智能的分配计算资源,达到计算资源的充分利用。目前对嵌入式处理器中CPU功耗预测的研究还局限于在普通计算机上进行的非分布式算法,针对目前大量的嵌入式处理器CPU传统的方法已经难以适应现状。如前文所述,云计算以其优势非常适用于解决当前嵌入式处理器中CPU功耗预测问题。因此文章提出一种基于云计算的嵌入式处理器中CPU功耗预测方法,该方法结合了传统的功耗预测方法和云计算方法,采用分布式的构建思想,采用数据存储,定制计算,开关控制等模块实现该方法。最后文章给出了实际的实验例子验证了该方法的有效性。     

研祥嵌入式全长PICMG标准CPU卡通过鉴定

研祥智能科技股份有限公司日前宣布,其嵌入式全长PICMG标准CPU卡通过国家科学技术委员会科技成果鉴定,技术含量已达国际领先水平。 该次鉴定由深圳市科技局组织,由计算机和自动化行业的专家对研祥智能股份嵌入式全长PICMG标准CPU卡进行论证。通过认真地考察     

基于嵌入式网络模块的多CPU自动识别数据采集系统

本文介绍了在充分利用嵌入式网络模块的资源优势上，设计出具有网络化、多功能、高速性等特点的新一代自动识别数据采集系统，使其具有广泛的应用前景，尤其为考勤、门禁、公交管理、校园一卡通、物流管理、商场自动化、智能家居小区管理等领域构造了具有新概念的开发平台。     

Cache中Tag电路的设计

在SoC系统中,片上缓存（Cache）的采用是解决片上处理器和片外存储器之间速度差异的重要方法,Cache中用来存储标记位并判断cache是否命中的Tag电路的设计将会影响到整个Cache的性能。本文阐述了Tag电路原理,采用write和compare两根控制信号线,控制Tag电路在预充电,比较和加载三种状态之间进行转换。仿真结果表明Tag电路可以实现其功能,使系统性能得到提高。     

现代微处理器的Cache设计技术

本文对现代微处理器Ｃａｃｈｅ设计的关键要素，包括Ｃａｃｈｅ的相联度、寻址方式、透明性实现、失配处理方式、结构与层次等，进行了详细的讨论；对每一要索的各种可能选择进行了分析与比较，并讨论了这些要素在各类最新微处理器Ｃａｃｈｅ设计中的实现。     

Hybrid Cache Analysis in Running Time Verification of Embedded Software

Verification of software running time is essential in embedded systemdesign with real-time constraints. Simulation with incomplete test patternsis unsafe for complex architectures when software running times are inputdata dependent. Formal analysis of such dependencies leads to software runningtime intervals rather than single values. These intervals depend on programproperties, execution paths and states of processes, as well as on the targetarchitecture. In the target architecture, caches have a major influence onsoftware running time. Current cache analysis techniques as a part of runningtime analysis approaches combine basic block level cache modeling with explicitor implicit program path analysis. We present an approach that extends instructionand data cache modeling from basic blocks to program segments thereby increasingthe overall running time analysis precision. We combine it with data flowanalysis based prediction of cache line contents. This novel cache analysisapproach shows high precision in the presented experiments.     

Compositional,Dynamic Cache Management for Embedded Chip Multiprocessors

This paper proposes a dynamic cache repartitioning technique that enhances compositionality on platforms executing media applications with multiple utilization scenarios. Because the repartitioning between scenarios requires a cache flush, two undesired effects may occur: (1) in particular, the execution of critical tasks may be disturbed and (2) in general, a performance penalty is involved. To cope with these effects we propose a method which: (1) determines, at design time, the cache footprint of each tasks, such that it creates the premises for critical tasks safety, and minimum flush in general, and (2) enforces, at run-time, the design time determined cache footprints and further decreases the flush penalty. We implement our dynamic cache management strategy on a CAKE multiprocessor with 4 Trimedia cores. The experimental workload consists of 6 multimedia applications, each of which formed by multiple tasks belonging to an extended MediaBench suite. We found on average that: (1) the relative variations of critical tasks execution time are less than 0.1%, regardless of the scenario switching frequency, (2) for realistic scenario switching frequencies the inter-task cache interference is at most 4% for the repartitioned cache, whereas for the shared cache it reaches 68%, and (3) the off-chip memory traffic reduces with 60%, and the performance (in cycles per instruction) enhances with 10%, when compared with the shared cache.

动态可重构高速缓存结构的研究与设计

提出了一种动态可重构高速缓存结构,提升了系统性能;同时,大大降低了功耗。该结构在传统高速缓存上作少量的硬件改动,实现了高速缓存容量、块大小和关联度的动态可配置性。实验结果表明,相对于传统结构,动态可重构高速缓冲存储器在不损失性能的前提下,取得了很好的降低系统功耗的效果。     

片上多处理器共享cache的访存时间最优划分方法

提出的访存时间最优Cache划分(OMTP, optimalmemorytimeCachepartitioning)方法通过特征获取部件来获取不同应用程序的平均失效开销和Cache命中的路分布情况,以此作为划分依据来给竞争程序分配合适的Cache空间,达到优化程序整体执行性能的目的.实验结果表明,OMTP方法相比基于利用率的Cache划分(UCP)方法吞吐率平均提高3.1%,加权加速比平均提高1.3%,整体性能更优     

一种静态可控功耗的数据Cache设计

在目前的微处理器设计中，片内Cache存储器的能量损耗所占的比重越来越大。本文给出了一种能够有效降低功耗的数据Cache设计方法。该方法通过静态调节组映射策略，根据应用程序的自身特点调节数据Cache的容量大小，并且选择合理的替换算法，在保证高性能的同时降低了能量损耗。     

多CPU嵌入式系统的设计方法

在嵌入式系统设计中,系统的模块化、标准化设计是设计者关心的重要问题,主要介绍在构成多CPU系统时如何通过共享双端口RAM、串行E2PROM以及利用串行I2C总线、SPI总线技术实现CPU之间的通信和信息交换,给出了多CPU系统设计中,根据实时性、传输数据量要求,合理选用以上技术构成系统的方法。该方法对于嵌入式系统模块化设计有一定的实用价值。     

关于Cache在移动互联网的应用与分析

Cache是一种互联网高速缓存系统,是目前移动运营商提升数据业务下载速率最有效的手段之一。它通过分析和研究互联网业务的请求链接URL,采用被动缓存技术,对热点业务的资源内容进行缓存和重定向转发,将外网资源迁移至网内进行本地化缓存,达到缩短终端用户下载目标资源的路径长度的目的。对P2P文件传输、HTTP文件下载、Web页面浏览以及在线视频播放等各种应用实现网内缓存加速,能提升30%左右的下载速率。同时Cache系统中的重定向功能,也可对移动数据业务访问成功率带来2.2%的提升。