一款10位逐次逼近型模数转换器设计

基于0.18μm CMOS工艺设计一款10位逐次逼近型模数转换器(SAR ADC),采用了阻容混合型的数模转换器(DAC)以实现面积与性能上的折衷,高位采用温度码设计以提高DAC的线性度。采用了失调电压较小的静态比较器结构,通过在DAC和比较器之间加入了高增益的前置放大器来消除比较器失调电压对ADC性能所带来的影响。仿真结果表明:在电源电压为2.8 V、采样速率为116 k S/s、输入信号频率约为57 k Hz、满摆幅为0.8 V的情况下,ADC有效位数(ENOB)达9.99位,信噪失真比(SNDR)为61.9 d B,无杂散动态范围(SFDR)为75.57 d B,总功耗约为1 m W,面积为0.069 mm~2。     

六位逐次逼近型模数转换器的设计

为满足北斗多模导航SOC对中等精度、低功耗ADC的需求,本文基于Smic40工艺对六位全差分SARADC的主要功能模块进行了设计,比较器部分采用Latch结构降低功耗,通过增加前置运放减小失调电压。采用电荷重分布DAC降低了电容匹配性要求,减小了非线性误差。驱动Buffer采用折叠式共源共栅栅压浮动AB类运放,降低了整体的功耗。通过手动搭建整个逻辑控制电路,更加深刻的理解了整个系统的逻辑控制要求。     

一款14位流水线-逐次逼近型模数转换器设计

基于22 nm FDSOI的CMOS工艺设计了一款14位流水线-逐次逼近型模数转换器(Pipeline-SAR ADC),每级流水线中采用了多比较器结构和电容分裂型的数模转换器(CDAC)以实现速度与性能上的折衷,相邻两级之间采用了噪声较小的动态放大器结构,同时通过在后三级流水线各增加一位冗余位来消除比较器失调电压对A...     

逐次逼近型模数转换器的仿真模型

首先分析了构建ADC模型的2个关键环节:如何用数字量函数替代实际的模拟量输入,以及如何构建仿真模型内核。利用线性插值算法实现了环节一,并以逐次逼近型ADC为例,构建了模型的仿真内核。为了更加清晰地表述这种ADC模型的作用,以"有采样保持器"和"无采样保持器"为例,通过实际的ADC模型算例分析了无采样保持器对ADC转换结果的影响,客观表现出这种模型的开放性和广泛适用性。     

一种低功耗14 bit逐次逼近型模数转换电路设计∗

为满足可穿戴集成电路长续航时间的应用需求,设计了一种低功耗14 bit逐次逼近型模数转换电路。为提高电路线性度,采样保持模块利用开关自举原理获得晶体管栅极电压;采用动态预置放大加锁存比较结构,有效降低了比较器模块的功耗;采用分段电容结构,有效减少了数模转换模块的电容数目,节约了芯片版图面积。在Aether软件环境下,采用CSMC 0.18 μm CMOS工艺完成了电路的仿真和版图设计,仿真结果表明：电源电压3.3 V,输入采样频率为2.08 MHz时,信噪失真比为77.3 dB,有效位数为12.55 bit,电路总功耗为236.4 μW,包含I/O焊盘的版图面积为757 μm×768 μm。     

一种采用差分时域比较器的12位200KS/s低功耗逐次逼近型模数转换器

A low power 12-bit 200-kS/s SAR ADC is proposed.This features a differential time domain comparator whose offset is cancelled by using a charge pump and a phase frequency detector instead of the preamplifiers usually needed in a high resolution comparator.The proposed ADC is manufactured in 0.18-μm CMOS technology and the measured SNR and SNDR are 62.5 dB and 59.3 dB,respectively,with a power consumption of 72μW at a 200-kS/s sampling rate.The device operates with a 1.8-V power supply and achieves a FOM ...     

一款12位5 kS/s逐次逼近型模数转换器的设计

提出了一种模拟域的前台校准技术,据此设计了一款12位精度的模数转换器(ADC)。芯片采用全定制叉指电容来实现电容阵列,并在TSMC 65nm工艺下进行了流片验证。芯片的内核面积仅为0.2 mm2,测试数据显示,在5kHz转换速率时信噪失真比(SNDR)为62dB,无杂散动态范围(SFDR)为76dB,在1.2V电源电压下功耗仅为112nW。     

应用于生物医疗的0.6-V 8.3-ENOB 异步时序逐次逼近型模数转换器

A microwatt asynchronous successive approximation register （SAR） analog-to-digital converter （ADC） is presented. The supply voltage of the SAR ADC is decreased to 0.6 V to fit the low voltage and low power require- ments of biomedical systems. The tail capacitor of the DAC array is reused for least significant bit conversion to decrease the total DAC capacitance thus reducing the power. Asynchronous control logic avoids the high frequency clock generator and further reduces the power consumption. The prototype ADC is fabricated with a standard 0.18 μm CMOS technology. Experimental results show that it achieves an ENOB of 8.3 bit at a 300-kS/s sampling rate. Very low power consumption of 3.04 μW is achieved, resulting in a figure of merit of 32 fJ/conv.-step.     

一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器

作为数据采集系统中的关键模块,逐次逼近型模数转换器的功耗决定了整个系统的功耗水平。本文给出了一个具有改进开关逻辑的12位1MHz采样速率的低功耗逐次逼近型模数转换器。通过采用所提出的开关逻辑,该逐次逼近型模数转换器的功耗和面积跟采用传统开关逻辑的逐次逼近型模数转换器相比都会有很大的降低,其中开关逻辑的平均功耗大约降低了80%,总的电容面积减小50%。不仅如此,文章还提出了一种简化的数字控制逻辑来降低数字控制电路的功耗和面积。仿真结果表明和传统的数字控制逻辑电路相比,提出的简化数字逻辑的功耗可以减小大约50%。所设计的芯片在标准的0.35微米的CMOS工艺下进行了流片,芯片内核的面积为1.12平方毫米。在-55℃到150℃温度变化范围下,芯片100KHz的输入信号可以测得64.2dB的SNDR。在给定3.3V的电源电压下,芯片的功耗仅为0.72mW。     

宽温范围高温度稳定性曲率互补电压基准设计

针对当前射频系统中电源管理芯片在宽温度范围下对带隙基准稳定性的较高要求,提出了一种新型互补带隙基准电路结构,通过将带隙基准与MOS弱反型区基准的温度系数曲率互补叠加,实现了极宽温度范围内带隙电压基准的高温度稳定性输出.采用0.35 μm CMOS工艺对所设计的电路进行了流片验证,测试结果表明,基准电压源工作电压为5V时,输出基准电压1.28 V,在-55 ～125℃温度范围内,温度系数可达4.5×10-6/℃,频率1 kHz时,电源抑制比(PSRR)可达-60 dB,100 kHz时,PSRR可达-55 dB,电压基准源芯片面积为0.22 mm×0.15 mm.     

8位12MS/s带片上参考电压的异步逐次逼近模数转换器

This paper proposes an 8 bit asynchronous successive approximation register ADC for wireless transceivers.A split capacitor DAC is used to reduce power and area consumption and the value of the split capacitor is calculated theoretically to ensure linearity.Asynchronous control logic is proposed to eliminate the high internal clocks and significantly speeds up the successive approximation algorithm.An on-chip reference with a fully integrated buffer and decoupling capacitor is adopted for avoiding an extra pin for the off-chip reference. The prototype,fabricated in UMC 0.18μm CMOS technology,achieves an effective number of bits of 7.64 bits at a sampling frequency of 12 MS/s.The total power consumption is 0.918 mW for a 1.8 V supply,while the onchip reference consumes 53%of the total power.It achieves a figure of merit of 180 fJ/conv-step,excluding the reference’s power consumption.     

一种具有失配校准技术的轨到轨输入逐次逼近型模数转换器设计

传统的逐次逼近型模数转换器很难对输入等于电源电压的模拟信号进行正确的模数转换,本文提出了一种新型的逐次逼近型模数转换器,能够对输入幅度等于电源电压的输入信号进行正确的转换,并且具有用于缩短采样时间的采样保持放大器电路,同时针对比较器失调和电容阵列失配提出了校准技术,进一步提高了转换精度。测量结果显示该模数转换器的最大信噪谐波失真比可以达到72dB,有效输入信号带宽为1.25MHz,消耗功耗为1mW,相应的FOM指数为123fJ。     

一种带校准的1.8V 1.1MS/s 96.1dB-SFDR的逐次逼近模数转换器

A power efficient 96.1 dB-SFDR successive approximation register(SAR) analog-to-digital converter (ADC) with digital calibration aimed at capacitor mismatch is presented.The prototype is fabricated in a 0.18μm CMOS.The charge redistribution(CR) design and an extra△∑modulator for capacitance measurement are employed. With a 1.1 MS/s sampling rate,the ADC achieves 70.8 dB SNDR and the power consumption is 2.1 mW.     

一种嵌入式10位2MS/s逐次逼近模数转换器

设计了一种10位2 MS/s嵌入式逐次逼近结构ADC。为提高ADC精度,其中DAC采用电压和电荷按比例缩放混合结构,比较器使用了输入失调校准和输出失调校准技术。采用TSMC0.18μm1P6M数字CMOS工艺进行流片验证,整个ADC核面积仅为0.9×0.6 mm2。测试结果表明,在2 MHz采样率、输入信号为180 kHz正弦信号情况下,该ADC模块具有8.51位的有效分辨率,最大微分非线性为-0.8~+0.7LSB,最大积分非线性为-1.7~+1.5 LSB,而整个模块的功耗仅为1.2 mW。     

A 10-bit 50-MS/s reference-free low power SAR ADC in 0.18-μm SOI CMOS technology

正A 10-bit 50-MS/s reference-free low power successive approximation register(SAR) analog-to-digital converter(ADC) is presented.An energy efficient switching scheme is utilized in this design to obtain low power and high frequency operation performance without an additional analog power supply or on-chip/off-chip reference. An on-chip calibration DAC(CDAC) is implemented to cancel the offset of the latch-type sense amplifier(SA) to ensure precision whilst getting rid of the dependence on the pre-amplifier,so that the power consumption can be reduced further.The design was fabricated in IBM 0.18-μm 1P4M SOI CMOS process technology.At a 1.5-V supply and 50-MS/s with 5-MHz input,the ADC achieves an SNDR of 56.76 dB and consumes 1.72 mW,resulting in a figure of merit(FOM) of 61.1 fJ/conversion-step.     

基于SAR-SS架构的图像传感器专用高速列级ADC设计

针对图像传感器中传统列级模数转换器(ADC)难以实现高帧频的问题,提出了一种由逐次逼近寄存器型(SAR)ADC和单斜坡型(SS)ADC组成的混合型高速列级ADC,使转换周期相较于传统的SS ADC缩短约97%;利用SAR ADC的电容实现像素的相关双采样(CDS),在模拟域做差,使CDS的量化时间缩短至一个转换周期,进一步提高了ADC的量化速度;为了保证列级ADC的线性度,提出了一种1bit冗余算法,可实现+0.13/-0.12 LSB的微分非线性和+0.18/-0.93 LSB的积分非线性。基于180nm CMOS工艺的仿真结果表明,该列级ADC在50MHz时钟下,转换周期仅为1μs,无杂散动态范围为73.50dB,信噪失真比为66.65dB,有效位数为10.78bit。     

0.18-μm SOI/CMOS工艺下无基准源的10位50MS/s低功耗逐次逼近型模数转换器

本文介绍了一个10位50MS/s无需基准源的低功耗逐次逼近型模数转换器。设计中采用了一种高能效的开关方案。该开关方案使得模数转换器无需额外的模拟电压或者片上/片外基准电压源就能获得低功耗以及良好的高速操作性能。设计中利用片上校准数模转换器来对Latch型的灵敏放大器进行校准,消除失调电压并且去除对前置放大器的依赖性。该设计利用IBM 0.18-μm 1P4M SOI/CMOS工艺实现。该逐次逼近型模数转换器在1.5V电源电压,5MHz的输入频率以及50MS/s采样速率条件下,能够获得56.76 dB SNDR,此时功耗为1.72 mW, 从而取得FOM值为61.1 fJ/conversion-step。     

一种用于红外读出电路的低温SAR ADC

本文提出了一种用于低温红外读出系统的连续逼近模数转换器（SAR ADC）电路。为了在很宽的温度范围内保证电路的性能,ADC中采用了一种温度补偿时域比较器结构。该比较器可在从室温到77K的极端工作温度条件下,实现稳定的性能和极低的功耗。该转换器采用标准的 0.35 μm CMOS 工艺制造,在77K的温度下,其最大微分非线性（DNL）和积分非线性（INL）分别为0.64LSB和0.59LSB。在采样率为200kS/s时可实现9.3bit的有效位数。在3.3V的电源电压下其功耗为0.23mW,占用的芯片面积为0.8*0.3 mm2。     

11有效位数，精度可编程且非校正的时间模式逐次逼近模数转换器

设计了一种10或者12位的可编程差分逐次逼近模数转换器,用于桥梁应力监测系统。该模数转换器采用了一种新颖的时域比较器,且提出了几种提高时域比较器精度的技术。该芯片在UMC 0.18um工艺上实现。当模数转换器工作于12位模式100K采样率时,输入47.7kHz正弦波时, 有效位数为11,无杂散动态范围为77.48dB, 最大微分非线性为0.2/-0.74LSB,最大积分非线性为 1.27/-0.97LSB,总功耗为558uW。