一种有效的系统芯片串扰故障激励检测模型

目前的系统芯片(SOC)制造技术已经进入了深亚微米时代,由于系统芯片内部信号传输线发生串扰而导致系统功能失效的串扰故障问题不容忽视。文中在对系统芯片中信号传输线的串扰产生性质进行深入研究的基础上,提出一种简单有效的系统芯片串扰故障激励检测模型——基于搜索的MAF模型。对使用这种串扰故障激励模型的效率和已有的MAF模型进行了对比。结果显示在串扰较弱时,其所需的检测矢量数和已有的MAF模型相当;而在串扰较严重时,这种新的串扰故障激励检测模型只需较少的激励检测矢量即可以完成对所有串扰故障的激励检测。     

减小PCB微带线间串扰方法分析

为降低和控制耦合微带线间的串扰,在强信号线两边加入含接地孔的防护线,文中利用FDTD法对这一模型进行模拟,验证了该方法的有效性,仿真结果表明,防护线的性能与防护线的高度、宽度和防护线上孔径等几个因素有关。     

一种基于AMBA总线协议的功能测试方法

针对于目前系统-芯片测试中加载测试矢量时间过长和测试面积开销较大的问题，阐述了一种基于系统复用总线传输的测试访问机制，同时详细描述了其硬件电路的实现和应用测试语言编写功能测试矢量进行测试实验的具体流程。通过实验数据比较显示，该测试架构有助于大量减小测试矢量加载时间和测试面积开销。     

减小PCB微带线间串扰方法分析

为降低和控制耦合微带线问的串扰,在强信号线两边加入含接地孔的防护线,本文利用FDTD法对这一模型进行模拟,验证了该方法的有效性,仿真结果表明,防护线的性能与防护线的高度、宽度和防护线上孔径等几个因素有关.     

互连线延时和串扰的估算方法

本文综述了集成电路中互连线的延时和串扰的估算方法，分析了各种估算方法的精度和复杂度，同时提出了今后互连线延时和串扰估算所需要解决的新问题。     

深亚微米SoC芯片物理设计中基于串扰的时序收敛方法

当芯片设计进入深亚微米，串扰效应引起大量的设计违规，尤其是对时序收敛产生很大的影响。实际上串扰对电路时序性能的影响非常难估计，它不仅取决于电路互联拓扑，而且还取决于连线上信号的动态特征。文章从串扰延时的产生原因开始分析，并提出了在O．18μm及以下工艺条件下对串扰延时进行预防．分析和修复的时序收敛方法。     

超深亚微米设计中串扰的影响及避免

分析了在超深亚微米阶段，串扰对高性能芯片设计的影响，介绍了消除串扰影响的方法。     

基于AMBA架构的SoC芯片验证的方法

当集成电路设计规模不断扩大,复杂度越来越高,片上系统(SoC,System-on-Chip)实现的功能越来越强大的时候,SoC芯片的功能验证逐渐成为设计中的瓶颈。本文提出了一种使用Synopsys公司的AMBA验证IP对基于AMBA(Advanced Micro-controller Bus Architecture)总线架构的SoC芯片进行功能验证的方法。     

QAM系统中码间串扰的抑制方法研究

通过RLS时域均衡和匹配滤波法实现了抑制码间串扰(ISI).在Simulink平台下,对这两种方法进行了仿真验证.仿真结果表明,RLS时域均衡器和匹配滤波器可以很好地抑制码间串扰,从而降低误码率,提高信息的传输质量.     

基于Hyperlynx对串扰的研究

随着电路的互连已进入GHz时代,串扰问题在MHz时代不明显的问题变得越来越明显.基于Hyperlynx软件,分别对近端串扰和远端串扰进行仿真实验,期望找到合理处理串扰问题的解决方案.由实验得到,缩短耦合长度可以使近端串扰成正比减小的结论;在微带线条件下,通过缩短耦合长度或者延长上升时间分别可以使远端串扰成正比和成反比减小的结论.     

片上系统中WISHBONE/AMBA AHB总线桥的前端设计

介绍了一种高性能W ISHBONE/AMBA(先进的微处理机总线体系结构)AHB(AMBA高性能总线)总线桥的前端设计方法。通过对两种总线协议的分析得到设计方案,并使用硬件描述语言实现。仿真结果符合设计要求,在SM IC 0.18μm工艺下对电路进行综合,给出了综合后的面积和功耗结果。64位宽的总线桥占用芯片面积不足0.09 mm2,工作频率可以达到750 MHz以上。     

AMBA片上总线在SoC芯片设计中的应用

本文介绍了AMBA2.0总线规范,AMBA在SoC芯片设计中的应用,以及如何借助DesignWare搭建一个基于AMBA的SoC芯片。     

系统芯片的测试技术

简述了片上系统的基本概念,分析了目前片上系统测试技术所面临的问题。对即将成为主流测试方法的内建自测试技术(BIST)进行了详尽地论述,并提出了两种新的BIST综合测试技术。     

基于AMBA总线的相控阵雷达波控SoC设计

针对相控阵雷达波控系统高速、小型化、集成化的发展趋势,提出了一种基于ARM核和先进微控制器总线架构的波控片上系统方案,对主要组成模块的设计和验证方法进行了详细描述。验证结果表明,波控片上系统结合了硬件运算模块高速和软件设计灵活的特点,可满足各种相控阵雷达不同工作方式的需求。     

一种低功耗抗串扰的自适应时空总线编码方法

深亚微米片上总线的功耗、布线面积约束和线间串扰是限制总线数据吞吐率的关键因素,为此该文提出一种自适应时空编码方法以降低总线的串扰延迟和功耗。该方法首先采用空间编码将总线分割为两个子总线,从而减小了恶性串扰发生几率;然后通过恶性串扰判决器分别判断子总线的原码数据及反码数据是否存在恶性串扰：对于任意子总线的原码数据与反码数据均存在恶性串扰的情况,传送屏蔽字;否则,选取无恶性串扰且动态功耗小的总线数据形式并传送。采用SPEC标准数据源对算法进行了评估,该方法在消除恶性串扰的同时使总线数据吞吐率提高了62.59%~81.62%,功耗比同类方法降低14.63%~54.67%,对于32位数据总线,仅需7根冗余线,在动态功耗、布线资源和性能方面获得了有效的优化。     

低翻转率的SoC总线组合编码算法

为降低SoC总线功耗,避开现有总线编码技术在应用上的局限,提出了一种SoC总线编码算法。算法基于总线上IP可复用的观点,采用分组BI码和TO码各自的优点,在维持SoC总线功能基本不变的同时,减少数据线和地址线的电平翻转。最后的实验结果表明：组合编码算法可以将SoC总线的平均功耗下降7．41％,是一种有效且适用于SoC总线的低功耗算法。     

一种多处理器原型及其系统芯片设计方法

 随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化.     

片上系统与微机电系统

21世纪产品的微型化、个性化、智能化和低功耗已经成为必然的发展趋势，片上系统和微机电系统是这一发展趋势的有力驱动者。本文分别对这两种系统的核心技术和发展动态进行了介绍，并且对片上系统和微机电系统的市场情况进行了调查分析。最后指出在电子信息产业和机电行业，片上系统和微机电系统将引领世界的潮流，成为万众瞩目的焦点。     

SoC软硬件协同设计方法和技术简析

集成电路制造技术的迅速发展已经可以把一个完整的电子系统集成到一个芯片上,即所谓的系统级芯片（System on a chip,简称SoC）。随着其规模的不断增大,如何缩短开发时间、提高开发效率,是当今SoC设计领域中关注的问题之一。传统的设计方法是将硬件和软件分开来设计,在硬件设计完成并生产出样片后才能调试。软硬件协同设计则是代表系统的软件和硬件部分的协作开发过程。对比传统方法,设计工程师能够在设计早期进行调试,可以较早地进行软硬件的整合。软硬件协同设计是一种正在发展中的设计方法,文章讨论了其发展的背景过程以及一般的设计方法和所需注意的事项。     

高密度封装进展之三——SiP与SoC

哪种方式更能提高LST的附加值?是SiP(system in a package)还是SoC(system on a chip)?LSI厂家正对此进行激烈争论。作为系统集成的选择方式,LSI厂家一直集中力量致力于SoC的开发。但是LSI厂家发现,仅靠SoC这一条路线已不能满足用户的要求。目前,对于各大LSI厂家来说,要不要转换其发展资源的投入方向,需要当机立断。