超大规模集成电路内装测试生成模式新方法

本文阐述一种由片内二进制计数与“异或”门阵列组成的内装测试电路产生测试模式的新方法。根据线性变换的基本原理对电路设计的“异或”门阵列进一步简化,可以实现在有限的硬件支持下达到预期故障覆盖率的效果,从而促进了内装测试技术的推广和应用。     

一种时序电路的测试生成算法

本文提出了一种高效的时序电路测试生成算法,该算法是建立在自适应算法的基础上,并使用了十七值逻辑模型。文章详细介绍了该测试算法的内容及其实现过程,并举例说明了该算法的测试效率。     

VLSI电路短路和开路故障模型研究进展

本文概述了近十年来VLSI电路的短路和开路缺陷及其故障建模的研究进展。本文将VLSI电路短路缺陷分为逻辑门内部的短路和逻辑门之间的互连短路两大类,重点介绍了栅氧短路和桥接故障模型。相应地,文中将VLSI电路的开路缺陷分为逻辑门内部的开路和逻辑门之间的互连开路两大类,重点介绍了逻辑门内部的网络断开、浮栅和互连开路的故障模型。文中还讨论了故障模型与测试的关系。分析结果表明,目前已有的短路和开路故障模型还不够完善,特别需要研究故障机制对电路中其它节点动态行为的依赖性和对噪声的敏感性。     

基于PCI总线的超大规模集成电路边界扫描测试系统

采用现场可编程门阵列（FPGA）和PCI9052目标接口芯片，实现了符合PCI总线规范和IEEE1149．1标准的超大规模集成电路边界扫描测试系统，具有对系统级、PCB级和芯片级集成电路进行边界扫描测试的功能，结构简单、速度快、工作可靠。     

120kW电子束炉真空系统改造

120kW电子束炉是一套较复杂的真空熔炼设备。为保障炉室正常熔炼及电子枪工作,对真空系统进行改造。根据其真空工艺流程,利用微机型真空计和PLC的可靠性,编写程序,实施了真空系统的改造,并利用软件实现了自动抽空;同时根据实际情况作了一些改进,简化了操作,降低了劳动强度和人为出错率。系统的稳定性得到了提高,受到了操作工的好评。     

基于仿真的时序电路测试生成方法研究

在时序电路中,由于时序元件的存在,使测试生成问题复杂化.为了避免故障传播和状态确认的大计算量,对基于仿真的测试生成方法进行了探讨.由于逻辑仿真测试生成方法速度较快但故障覆盖率较低,而故障仿真测试生成方法速度较慢但故障覆盖率高,提出了一种基于混合仿真的测试生成方法.介绍了基于仿真的测试生成过程,给出了相关参数的设定,对测试生成过程中适应度函数的设计进行了深入研究.综合了逻辑仿真和故障仿真测试生成方法的优点,在故障覆盖率和测试生成时间上都取得了较好的效果,具有很好的应用前景.     

VLSI并行测试生成系统的一种动态层次框架

随着VLSI技术的发展和计算机性能的提高,并行测试生成系统不仅必需而且可行,本文在总结已有并行技术的基础上,提出了并行测试生成系统的一种动态层次框架,并给出了一种实现方案。     

Teradyne's J967 VLSI Test System: Getting VLSI to the Market on Time

The J967 is the newest of Teradyne's J900 series of VLSI test systems. It provides flxible timing and formating; fact accurate parametric tests; and automatic calibration to devices with fewer than 200 leads and bus speeds of up to 20 MHz. The 36 timing generators and 1024 timing sets reduce the need for multiple passes or multiple programs to test a device. The J967's intergrated software includes the Berkeley 4.2BSD Unix operating system, T900 test language, automatic data loging, a test analysis program, and Testsim, a software simulation of the J967 for offline debuging.     

有限域上模逆电路的VLSI设计与实现

在有限域上,根据二进制多项式的扩展Euclidean算法,本文设计了一款仿射坐标下的模逆电路;基于数学上的Fermat小定理,设计出一款可以复用乘法器和平方器的模逆电路.最后对二者的性能进行了比较和分析.这两款模逆电路具有实用价值,第二款电路已经应用于椭圆曲线密码处理器中.     

电子束炉改造中真空控制系统研究

在20KW电子束炉改造中，重新设计了基于PLC和组态软件的监控系统，本文介绍了该系统的设计方法，重点介绍了真空监控系统的设计。并在分析造成真空度不稳定原因的基础上，阐述了的电子束炉真空系统的控制方案及其算法。该系统已投入运行，效果良好。     

A Knowledge-Based System for Designing Testable VLSI Chips

The complexity of VLSI circuits has increased the need for design for testability (DFT). Numerous techniques for designing more easily tested circuits have evolved over the years, with particular emphasis on built-in testing approaches. What has not evolved is a design methodology for evaluating and making choices among the numerous existing approaches. This article describes efforts to build a knowledge-based expert system for designing testable VLSI chips. A framework for a methodology incorporating structural, behavioral, qualitative, and quantitative aspects of known DFT techniques is introduced. This methodology provides a designer with a systematic DFT synthesis approach. The process of partitioning a design into subcircuits for individual processing is described and a new concept?I-path?is used to transfer data from one place in the circult to another. Rules for applying testable design methodologies to circuit partitions and for evaluating the various solutions obtained are also presented. Finally, a case study using a prototype system is described.     

集成电路中用于离群点测试选择的总体框架

离群点检测是一种专项检测步骤,检测出潜在的不可靠芯片以进一步提升质量。然而,在实际应用中,往往难以确定哪些测试应该进行离群点检测以及如何设置参数才能检测出离群点并降低产量损失。提出了一种离群点测试选择问题的总体框架,当目标设备已知时,可以为离群点选择测试并设置每种离群点方法的参数。基于真实数据展开实验,实验结果表明,方法只用29个离群点屏障即可检测出89%的目标设备,且额外产量损失只有0.6%。     

电子束成象的研究

本文简要介绍电子束曝光多灰级成象的方法及实验系统.在此系统上可获得三十二级以上的图象灰度.在32mm×32mm的面积上可记录107位以上的图象信息,每位字长为8bit.电子束束径可从数微米调至数百微米.系统可在黑白银卤片、酸敏变色片、自由基片上直接曝光成象,且可兼容数字量及模拟量图象信息.     

边界扫描技术在VLSI电路设计中的应用研究

边界扫描技术（BST）是一种新型的VLSI电路测试方法,但在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和仿真结合起来一直是一个亟待解决的问题;为解决上述问题,在大规模集成电路设计中采用逻辑可编程扫描链方法,利用边界扫描技术对电路板进行测试,实验证明采用逻辑可编程扫描链方法可有效的解决测试与在线编程（或在线仿真）的兼容问题。     

基于组态王的电子束炉监视系统设计

组态王是一个具有易用性、开放性和集成能力的通用组态软件。应用组态王开发人员可以很容易开发出功能强大的“监控和数据采集系统”。本文介绍了组态王6．0版的新特点和各信号的数据采集及处理方法。重点介绍了“电子束炉的监视系统”的设计过程。     

Test counting: a tool for VLSI testing

The authors present a technique, called test counting, for analyzing the testing requirements imposed on a combinational network in the form of a set of stuck-at faults to be detected. By solving a large set of mathematical inequalities, called constraints, test counting determines that certain pairs of faults cannot be test simultaneously. The result is a set of mutually independence faults, no two of which can be detected by the same test vector. The number of faults becomes a lower bound on the size of the test set required. The authors provide a list of constraints to implement the test-counting algorithm and offer a complete minimal test set for the 74LS181 ALU     

逻辑电路动态老化试验的输入矢量选择方法

针对逻辑电路动态老化试验的输入矢量优化问题,提出一种用于实现被测芯片的自加热能力的输入矢量优化选择方法.该方法采用转换故障模型,利用ATPG手段生成备选的输入矢量集合;为提高功耗权重计算的精确性,对不同类型的门电路在不同输入组合情况下的功耗权重进行了分析;根据逻辑仿真结果,引入功耗权重指标来描述在不同矢量组合输入条件下被测电路的功耗;以哈密尔顿回路为模型,采用遗传算法在功耗权重的引导下进行优化输入矢量序列的选取.在ISCAS’85基准电路上的实验数据表明,文中方法选取的输入矢量序列可在保持较高电路功耗的同时有效地减少电路中无跳变节点的数量,起到了功耗均匀化的效果.