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《今日电子》2004,(10)
PCIExpress光纤通道控制器4Gbps光纤通道控制器TachyonQX4实现了8通道PCIExpress系统总线,其支持的带宽最高可达4Gbps,状态机结构可以简便地扩展到8Gbps和10Gbps。TachyonQX4还拥有T-10数据完整性字段(DIF)支持,以提高从服务器到存储设备的端到端数据的可靠性。AgilentTechnologieshttp://www.agilent.com无需风扇的嵌入式处理器AMDGeodeNX1250@6W*处理器采用AMD速龙内核,工作频率为667MHz,支持AMDGeodeNXDB1500开发板。带有128/256KB的L1/L2高速缓存,支持266MHz前端总线,系统总典型功耗小于6W,支持AMDPowerNow!技术… 相似文献
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在光通信领域,光纤通道的数据传输速率不断提高,2003年已经从1Gbps发展到2Gbps(多速率),2005年,该市场将发展到4Gbps,众多光通信厂商都非常关注这一主流发展方向。随着成本的降低,技术日趋成熟,特别是电子色散补偿(EDC)技术的应用,10Gbps市场也开始起步,并呈现出良好的发展潜力 相似文献
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针对星载IP交换机中硬件资源使用受限的情况,设计实现了一种具有8个优先级、采用指针复制和变长分组调度机制的大容量共享存储交换结构,给出了电路的具体组成、关键调度算法和工作流程.使用Xilinx V4sx55 FPGA实现了完整的8×8交换结构,电路共占用了164K字节片上存储器资源和5982个4输入查找表,可以满足三模冗余设计要求.在系统工作主频为100MHz、片外采用SRAM、数据位宽为64的情况下,交换结构的峰值吞吐率可以达到1.6Gbps;片外采用133MHz DDR存储器、位宽为64时,交换结构的峰值吞吐率可以达到4.25Gbps;该交换单元进行多级扩展后,可以满足10Gbps以上的系统设计需求. 相似文献
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《电子设计应用》2003,(9)
通用IC赛普拉斯提供高密度同步SRAM样品赛普拉斯半导体公司(Cypress)新推出的高密度、6晶体管72Mb同步SRAM样品, 采用尖端的90nm RAM9工艺技术,无论是管线结构还是涌流结构都有3.3V和2.5V BGA、FBGA或TQFP等多种封装形式供用户选择。采用管线结构的器件支持高达250MHz的时钟速率,提供高达9Gbps的带宽,初始等待时间为一个时钟周期;具有涌流结构的产品支持133MHz时钟速率,提供高达4.8Gbps的带宽,初始等待时间少于一个时钟周期。此外该新品还支持标准同步架构和NoBL(零总线等待时间)架构。适用于交换、路由、基站和数据存储等高… 相似文献
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有旋转连接的双层光互连网络设计与分析 总被引:1,自引:1,他引:0
设计一个具有旋转连接功能的双层并行光互连网络。顶层为数字路由结点(DRN)和光网络接口卡(ONIC)组成的星型网,吞吐率大于10Gbps;底层为ONIC连接而成的环形网,峰值传输速率1.056Gbps。光纤旋转连接器(FORJ)的引入增加了网络的灵活性和使用范围。该网络的最大吞吐速率为8.448Gbps;环网内平均延迟2195ns,环网间平均延迟4713ns,误码率小于10^-14;结点机之间的链路长度最大可达5.46km。 相似文献
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随着网络流量的迅速增加,核心路由器呈现出两大发展趋势:首先是10Gbps/40Gbps/100Gbps的端15密度在提高;其次是随着传送网向OTN转变,OTN也逐渐进入了路由器市场,且路由器的互联方式正在向以太网和OTN融合的方向发展。 相似文献
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可重构密码芯片提高了密码芯片的安全性和灵活性,具有良好的应用前景.然而目前的可重构密码芯片吞吐率均大大低于专用芯片,因此,如何提高处理速度是可重构密码芯片设计的关键问题.本文分析了常用对称密码算法DES、3DES和AES的可重构性,利用流水线、并行处理和可重构技术,提出了一种可重构体系结构.基于该体系结构实现的DES、3DES和AES吞吐率在110MHz工作频率下分别可达到7Gbps、2.3Gbps和1.4Gbps.与其他同类设计相比,本文设计在处理速度上有较大优势,可以很好地应用到可重构密码芯片设计中. 相似文献
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《今日电子》2004,(2):52-52
安捷伦科技已经作为主要发起成员,加入一体化10Gbps物理层计划(UXPi)。这一集团是应用微电路公司、IBM、Infineon公司、德州仪器和Xilinx公司共同成立的,其目标是在多个市场上(电信、数据通信、计算等)推广公共10Gbps物理层标准,以简化和加快下一代10Gbps系统的实现。采用UXPi标准将缩短高速底板、路由器和交换机等的面市周期和开发成本,通过提供一个协议可以基于的公共电接口规范,它将增强在整个业内实现互操作能力的机会。UXPi成员一直是开发CEI(公共电接口)的OIF(光学互连论坛)内部各项工作强有力的支持者,其中包括6Gbps和CEI… 相似文献
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该文针对准循环双对角结构的低密度奇偶校验(LDPC)码,提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法,能显著提高编码速度;同时设计了一种行间串行列间并行的处理结构计算中间变量,在提高编码并行度的同时可有效减少存储资源的占用量;设计还针对多帧并行编码的情况优化了存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码,在Xilinx XC4VLX40芯片上,该方法可实现时钟频率200 MHz,信息吞吐量达10 Gbps以上的编码器,且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。 相似文献
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前言 Serial ATA(以下简称SATA)规格推出至今,已快三年了,当初规划SATA的技术发展蓝图,将SATA分为1.5Gbps、3.0Gbps与6.0Gbps三个世代(请参考表1之比较表)。自2003年第二季起Intel推出支持Serial ATA1.5 Gbps的南桥芯片(ICH 5)后,SATA接口将取代传统Parallel ATA(IDE)的态势也日渐明显(请参考表2之比较表)。经过一年的市场洗礼,原有的SATA 1.0/1.0a(1.5Gbps)规格也碰到了一些问题(如hot plug、实际传输速率、Enclosure管理、排线管理等),因此SATA Ⅱ需求也就不断被提出,同时也加速入SATA Ⅱ规格的进度与揭露时程(在完整SATA Ⅱ规格完成之前,还分为SATA Ⅱ Phase Ⅰ与SATAⅡPhaseⅡ的发展时程)。 相似文献