基于FPGA同步电路的实现

同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象...     

基于FPGA的锁相环位同步提取电路设计

本文介绍了一种锁相环位同步提取电路的组成和工作原理,并用FPGA实现了该电路,给出了实测的波形。     

基于FPGA的位同步电路设计

在基于FPGA的自同步实现中,应用数字锁相技术,从接收的比特流中快速提取同步脉冲以正确采样输入码元。该方案以相位计数器为基础,采用相位分段调整方法,对鉴相结果进行分类,并据此快速调整相位计数值,最终生成同步脉冲。采用Xilinx FPGA实现位同步电路,并结合仿真波形分析电路工作过程。结果表明,该电路占用资源少,同步速度快,并且能容忍一定程度的输入码元抖动,所设计电路能稳定地工作在实际通信链路中。     

一种抗衰落的位同步设计和FPGA实现

在中低速散射通信中,调制解调器的位同步信号通常从含有同步信息的包络中提取。为了保证同步信号的信噪比,采用上述方法需要耗费大量FPGA资源。基于此,提出并分析了一种简单易行的抗衰落同步方法,即“飞轮”同步法。不但详细描述了该方法的算法原理,而且还用FPGA技术通过VHDL硬件描述语言编程实现了该位同步提取方案。     

基于FPGA的锁相环敛同步提取电路设计

本文介绍了一种锁相环位同步提取电路的组成和工作原理，并用FPGA实现了该电路，给出了实测的波形。     

基于FPGA的数字基带传输位同步恢复

提出了一种基于全数字锁相环提取数字基带传输位同步时钟的设计方案,该方案采用环路鉴相器产生误差信号控制本地位同步电路的添加/扣除门在时钟输出的脉冲序列中附加或扣除1个或几个脉冲实现同步。给出了该方案的整体电路,并经VHDL程序设计,在MaxplusⅡ环境下做了时序仿真,从仿真结果分析了设计方法可实现数字基带传输位同步时钟的提取。     

一种位同步时钟提取方案及实现

提出了一种数字通信中位同步时钟信号快速提取的方案。本方案比通常用的锁相环法具有同步快、实现简单等特点。据此方案设计了位同步时钟提取电路,并用CPLD予以实现,同时给出了该电路的仿真实验结果。     

基于FPGA的提取位同步时钟DPLL设计

提出一种基于FPGA的用于提取位同步时钟的片内全数字锁相环电路设计方案。该方案具有同步速度快,结构简洁,失锁后自我调节性能好,即使码元消失或是码元相位出现抖动时,提取的同步时钟也不会有较大变化,仍可以稳定输出。此外,该方案可以稳定地从曼彻斯特码中提取出位时钟,指导编解码器可靠工作。采用Verilog HDL语言描述电路,给出了仿真结果,并对其稳定性和稳态误差进行了理论分析,以实际测验验证了仿真的正确性。     

基于FPGA的EoS系统中帧处理的改进与实现

根据ITU-TX.86协议的规定,设计了一种EoS系统,实现了IP数据包在基于SDH的骨干光传输网络中的高速传输。针对现有帧处理方案在帧同步时延和时钟抖动方面存在的问题,提出了改进的快速帧同步机制和时钟提取方案。采用廉价的FPGA硬件编程实现,通过电路综合与时序仿真表明,方案在缩短帧同步时延和消除时钟抖动方面具有较好的效果。     

一种新型的位同步电路的设计与硬件实现

介绍了一种应用于数字通信系统中的新型位同步电路的设计方案,并通过硬件实现了此方案。该方案有效解决了传统位同步提取方法中的一些问题,如电路实现和技术过于复杂的问题、相位模糊、影响系统性能等。电路设计用同系列数字化芯片硬件实现后电路简单稳定,干扰小,同步精度高,跟踪范围比较宽,输入主频低,最后给出了仿真结果和硬件性能测试数据。     

LXI总线仪器时钟同步网络接口设计与实现

新一代仪器总线LXI具有良好的同步性能,IEEE1588便是背后的关键技术。文章首先分析了IEEE1588的原理,然后提出FPGA硬件辅助实现的＂硬＋软＂设计方案。设计并实现LXI设备时钟同步接口电路和FPGA逻辑电路。测试结果表明,此方案可以使LXI设备间的同步精度小于200ns。     

基于CPLD的位同步时钟提取电路设计

提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点，可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路，给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码，最后给出了该电路的具体程序及仿真结果。     

基于FPGA的光纤通信系统中帧同步头检测设计

为实现设备中存在的低速数据光纤通信的同步复接／分接,提出一种基于FPGA的帧同步头信号提取检测方案,其中帧头由7位巴克码1110010组成,在数据的接收端首先从复接数据中提取时钟信号,进而检测帧同步信号,为数字分接提供起始信号,以实现数据的同步分接。买验表明,此方案成功地在光纤通信系统的接收端检测到帧同步信号,从而实现了数据的正确分接。     

一种基于二次扩频的帧同步提取的FPGA实现

本文介绍了一种利用扩频技术实现帧同步的方案,重点介绍了用补码配对相减匹配滤波法实现同步提取的原理及其FPGA设计实现,并在同步提取的基础上简要叙述了帧同步信号的抵消.     

一种基于二次扩频的贞同步提取的FPGA实现

本文介绍了一种利用扩频技术实现帧同步的方案，重点介绍了用补码配对相减匹配滤波法实现同步提取的原理及其FPGA设计实现，并在同步提取的基础上简要叙述了帧同步信号的抵消。     

E1数据时隙插入与同步提取的实现研究(本期优秀论文)

介绍了一种为解决监控中心与数字直放站之间的传输要求而设计的一种E1数据时隙任意插入与同步提取的方案,该设计方案在基于一片E1接口芯片设计的E1数据接口电路的基础上通过FPGA实现,并配合ARM完成时隙的选择性调节.实际环境的试验结果表明:在工程实现中该方案具有良好的工作性能和一定的实际应用价值.     

一种光通信同步电路的设计

介绍了一种光纤通信系统中基于FPGA的同步电路的原理,该电路实现了同步电路的全数字化.在MAX PLUS Ⅱ仿真环境下结合原理图和VHDL语言实现了位同步和帧同步电路的综合、仿真和配置.仿真结果表明,该电路能比较准确地恢复位同步和帧同步信号,性能优于传统的集成电路,具有较高的使用价值.     

二次群CPFSK信号的位同步提取与实现

本文讨论了几种常用的位同步提取方法及衡量位同步的性能指标，分析了ＣＰＦＳＫ基带信号的特点，提出了一种获取ＣＰＦＳＫ信号位同步的方法并设计了相应的具体电路。     

一种基于FPGA帧同步电路设计

描述了一种基于FPGA实现的数字通信系统帧同步电路原理，在MAX＋PLUSII平台上采用图形设计和VHDL硬件描述语言设计方式设计了数字通信系统帧同步电路，详细说明了关键部分的设计过程，给出了设计的项层文件和相关的仿真图，整个电路可集成到FPGA芯片中，是实现通信系统的全数字化的基础。     

基于同步状态机的帧同步实现

采用FPGA设计了一种基于同步状态机的帧同步检测电路，具有帧同步的前方保护和后方保护以及接收端的定时功能。全部电路由硬件描述语言实现。可以集成在一片CPLD或FPGA芯片内部，用于数字通信系统接收端的帧同步和定时。