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刘如金 《电子产品可靠性与环境试验》2011,29(1):39-41
同步是通信系统中一个重要的问题.在数字通信中,除了要获取相千载波的载波同步外,位同步的提取是更为重要的一个环节.介绍了一种基于FPGA同步电路的实现而提出一种数字锁相环的位同步提取电路的方案,并已成功地用FPGA器件实现了此方案.此时钟提取电路可以快速、准确地对串行输入信码进行位同步时钟的提取,即使输入码流中有毛刺现象... 相似文献
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在基于FPGA的自同步实现中,应用数字锁相技术,从接收的比特流中快速提取同步脉冲以正确采样输入码元。该方案以相位计数器为基础,采用相位分段调整方法,对鉴相结果进行分类,并据此快速调整相位计数值,最终生成同步脉冲。采用Xilinx FPGA实现位同步电路,并结合仿真波形分析电路工作过程。结果表明,该电路占用资源少,同步速度快,并且能容忍一定程度的输入码元抖动,所设计电路能稳定地工作在实际通信链路中。 相似文献
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在中低速散射通信中,调制解调器的位同步信号通常从含有同步信息的包络中提取。为了保证同步信号的信噪比,采用上述方法需要耗费大量FPGA资源。基于此,提出并分析了一种简单易行的抗衰落同步方法,即“飞轮”同步法。不但详细描述了该方法的算法原理,而且还用FPGA技术通过VHDL硬件描述语言编程实现了该位同步提取方案。 相似文献
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本文介绍了一种锁相环位同步提取电路的组成和工作原理,并用FPGA实现了该电路,给出了实测的波形。 相似文献
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提出了一种基于全数字锁相环提取数字基带传输位同步时钟的设计方案,该方案采用环路鉴相器产生误差信号控制本地位同步电路的添加/扣除门在时钟输出的脉冲序列中附加或扣除1个或几个脉冲实现同步。给出了该方案的整体电路,并经VHDL程序设计,在MaxplusⅡ环境下做了时序仿真,从仿真结果分析了设计方法可实现数字基带传输位同步时钟的提取。 相似文献
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一种位同步时钟提取方案及实现 总被引:19,自引:3,他引:16
提出了一种数字通信中位同步时钟信号快速提取的方案。本方案比通常用的锁相环法具有同步快、实现简单等特点。据此方案设计了位同步时钟提取电路,并用CPLD予以实现,同时给出了该电路的仿真实验结果。 相似文献
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基于CPLD的位同步时钟提取电路设计 总被引:6,自引:0,他引:6
提出了一种位同步时钟信号的提取方案。该方案具有同步速度快、实现简单等特点,可用于异步串行通信的发送接收等。文中据此方案设计了其位同步时钟提取电路,给出了采用VerilogHDL语言编写的基于CPLD的具体程序实现代码,最后给出了该电路的具体程序及仿真结果。 相似文献
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本文介绍了一种利用扩频技术实现帧同步的方案,重点介绍了用补码配对相减匹配滤波法实现同步提取的原理及其FPGA设计实现,并在同步提取的基础上简要叙述了帧同步信号的抵消。 相似文献
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本文讨论了几种常用的位同步提取方法及衡量位同步的性能指标,分析了CPFSK基带信号的特点,提出了一种获取CPFSK信号位同步的方法并设计了相应的具体电路。 相似文献
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