小尺寸MOSFET SEU的准三维模拟

主要针对小尺寸MOSFET SEU的准三维模拟进行了研究,讨论了有关器件尺寸缩小等因素发生变化时,器件对SEU敏感性的变化情况.模拟结果表明,随着器件尺寸的缩小,衬底浓度的增大,器件对SEU的敏感性增加.     

新型多栅全耗尽SOI器件研究进展

随着器件尺寸的不断缩小,对更大驱动电流和更有效抑制短沟道效应器件的研制成为研究的热点,SOI多栅全耗尽器件由于对沟道更好控制能力能够有效地解决尺寸缩小带来的短沟道效应问题[1].本文主要介绍SOI/MOSFET单栅、平面双栅、FinFET、三栅、环绕栅、G4-FET等新型多栅全耗尽SOI器件的研究进展.     

区熔再结晶SOI技术

前言 特征尺寸不断缩小,每块芯片上的元件数目不断增加,这是硅集成电路(IC)发展的基本趋势。目前商品化VLSI芯片的最小特征尺寸大约为1μm,每块芯片上的元件数大约为100万个。在快到1990年的时候,我们将能看到亚微米特征尺寸和数百万至数千万个元件的芯片出现。随着器件的尺寸及器件之间的间隔缩小到1μm以下,我们需要采用一种新的器件隔离技术,来防止相邻器件之间通过硅衬底出现寄生耦合现象。     

SiGe新技术与器件

一 前言 以CMOS结构为核心的集成电路技术,近二十年来按照摩尔定律发展,即缩小器件的特征尺寸,提高器件的性能,增大集成电路芯片的规模。目前工业硅集成电路的特征尺寸已达到100nm范围。进一步缩小尺寸,面临加工精度的限制,特征尺寸缩小带来的     

降低栅掺杂和超浅结的制程可变性

随着器件尺寸的缩小,离子注入和退火等制程的可变性开始引起器件阈值电压的显著变化。对此,器件制造商有两个选择:要么围绕可变性来设计制程,要么改变制程设备。本文将探讨在65至32nm节点下DRAM与逻辑器件的各种可选择方案。     

p-well/DNW单光子雪崩二极管保护环的最小化设计

随着CMOS工艺特征尺寸的不断减小,探测器本身的大小成为进一步缩小CMOS单光子雪崩二极管(SPAD)阵列的障碍。为了进一步缩小SPAD探测器的尺寸,基于0.18 μm CMOS 图像传感器(CIS)工艺对p-well/DNW(deep n-well)SPAD的保护环尺寸进行设计,并制造了不同保护环尺寸的SPAD器件。测试结果表明,保护环尺寸减小到0.4 μm仍然能有效防止器件发生过早边缘击穿(PEB),且保护环尺寸大于0.4 μm的SPAD器件雪崩击穿电压为16 V,并表现出良好的雪崩击穿特性。此外,保护环尺寸对p-well/DNW SPAD器件的暗计数(DCR)和光子探测概率(PDP)影响较小,直径为20 μm的SPAD器件,温度为25 ℃时暗计数率为638 Hz,且波长为530 nm时峰值光子探测概率为16%,具有低的暗计数率特性和宽的光谱响应特性。     

降低栅掺杂和超浅结的制程可变性

随着器件尺寸的缩小。离子注入和退火等制程的可变性开始引起器件阈值电压的显著变化。对此。器件制造商有两个选择：要么围绕可变性来设计制程，要么改变制程设备。本文将探讨在65至32nm节点下DRAM与逻辑器件的各种可选择方案。     

SiO_2中电子束辐照产生的电子陷阱

<正> SiO_2中的陷阱在MOS短沟道器件的设计中是一重要限制,随着MOS集成电路集成度的提高,器件尺寸的缩小,必须考虑器件的热电子效应,SiO_2中陷阱的存在使热电子注入后器件性能发生变化,严重影响器件的稳定性、可靠性,另外电子束曝光、离子刻蚀、     

自对准硅化物工艺研究

对适用于深亚微米CMOS器件的各种自对准硅化物工艺进行了讨论，并对不同硅化物薄膜的特性进行了分析。结果表明，随着大规模集成电路特征尺寸的不断缩减及其对器件性能要求的不断提高，常规Ti和Co的自对准硅化物工艺已经不能满足器件特征尺寸进一步缩小的需要；Ni的自对准硅化物工艺可以很好地满足超深亚微米及纳米器件对硅化物的需求。     

芯片功耗限制对器件按比例缩小的影响

随着器件特征尺寸的不断缩小，电路功耗限制将对器件的进一步按比例缩小产生显著影响。文章在一些假设的前提下提出一简单物理模型对这一影响进行建模，并据此模型对开启电压变化时的影响作了分析。文中还对功耗管理和低温工作的作用进行了探讨。     

MOSFET亚阈特性分析与低温按比例缩小理论的研究

器件尺寸按比例缩小是实现超大规模集成电路的有效途径，但寄生和二级效应却将器件限在一定的水平，本文在对比分析常温与低温下小尺寸器件效应的基础上，重点研究了ＭＯＳ器件亚阈特性对器件性能及按比例缩小的影响，并根据低温工作的特点，提出了ＭＯＳ器件一种低温按比例缩小规则，该原则对低温器的优化设计，从而更大程度在提高电路与系统性能具有重要的指导意义。     

高k栅介质/金属栅结构CMOS器件的等效氧化层厚度控制技术

随着CMOS器件特征尺寸的不断缩小,绝缘栅介质层也按照等比例缩小的原则变得越来越薄,由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2栅介质材料已不能满足CMOS器件进一步缩小的需要,而利用高介电常数栅介质(高k)取代SiO2已成为必然趋势。综述了国内外对纳米尺度CMOS器件高k栅介质的等效氧化层厚度(EOT)控制技术的一些最新研究成果,并结合作者自身的工作介绍了EOT缩小的动因、方法和展望。     

超大规模集成电路物理学(下)(续四)——第四章 小尺寸MOS器件模型

由前三章的讨论可知,随着集成电路技术向超大规模集成的方向发展,MOS器件的尺寸日益缩小,它的性能不再能用一个简单的一维分析公式来表示。二维的和三维的效应和各种非线性效应的作用逐渐占主要地位。为了要精确地确定小尺寸MOS器件的性能,当然可以采用实验的办法,具体制备该种器件然后加以测试来确定;     

超小型电容器发展动向

近年来，各种电子系统的尺寸和厚度都日益缩小，而其功能和性能则显著改进，电子零部件也随着整机尺寸的缩小和器件安装密度的提高而进一步发展。陶瓷电容器是最广泛应用于各种电子设备中的通用电子元件，由于电容量扩大技术的发展，现已逐步实现了大电容量、超小型化的目标。     

SONOS非挥发性存储器件的研究进展

随着非挥发性存储器件的尺寸持续缩小,SONOS结构存储器件又重新被重视.简单介绍超短栅长SONOS器件和2 bit SONOS器件,重点介绍改进氮化硅层和应用high-K材料,来改善SONOS器件性能的研究.认为只要解决high-K材料在非挥发性存储器件中的应用,具有好的发展前景.     

一种创新的晶圆级热载子并行测试方法

引言随着VLSI集成度的日益提高,MOS器件尺寸不断缩小至亚微米乃至深亚微米,热载子效应已成为最严重的可靠性问题之一。现今,为了降低成本,减少周期,不断的提高工艺,晶圆级的器件可靠性测试愈来愈被广泛的应     

基于0.18μm工艺SOI技术60V LDNMOS的设计与分析

随着功率器件尺寸的不断缩小,绝缘体上硅技术所受的关注度日益增加。在0.18μm工艺条件下基于SOI技术,运用SILVACO公司的Athena工艺仿真和Atlas器件仿真模拟软件,研究分析一种了60V LDNMOS结构,对不同沟道管宽度的器件进行设计和分析,并结合实际流片的测试结果,对器件直流性能进行了表征与分析,发现SOI器件无明显的由氧化埋层隔离作用所产生的显著影响器件性能的浮体效应和kink 效应,实现了性能优良的小尺寸60V LDNMOS器件。     

前栅工艺下高k/金属栅CMOS器件EOT控制技术研究

随着CMOS器件特征尺寸的不断缩小,绝缘栅介质层也按照等比例缩小的原则变得越来越薄,由此而产生的栅漏电流增大和可靠性降低等问题变得越来越严重。传统的SiO2栅介质材料已不能满足CMOS器件进一步缩小的需要,而利用高介电常数栅介质(高k)取代SiO2已成为必然趋势。而在前栅工艺下,SiO2界面层生长问题严重制约了EOT的缩小以及器件性能的提升。介绍了一种前栅工艺下的高k/金属栅结构CMOS器件EOT控制技术,并成功验证了Al元素对SiO2界面层的氧吸除作用。     

晶圆边缘的检测

随着特征尺寸的缩小,晶圆表面任何一部分都不允许闲置不用,器件越发地靠近边缘,因此对于晶圆的检查不能再忽视边缘。现有的检查平台必须升级以面对这种挑战。     

基于0.18μm工艺SOI技术60V LDMOS的设计与分析

随着功率器件尺寸的不断缩小,绝缘体上硅技术所受的关注度日益增加。在0.18μm工艺条件下基于SOI技术,运用SILVACO公司的工艺仿真(Athena)和(Atlas)器件仿真模拟软件,完成了对60 V LDMOS的设计与分析,对不同沟道管宽度的器件进行研究,并结合实际流片的测试结果,对器件直流性能进行了表征与分析,发现SOI器件无明显的由氧化埋层隔离作用所产生的显著影响器件性能的浮体效应和kink效应,实现了性能优良的小尺寸60 V LDMOS器件。