一种全并行LDPC译码器及FPGA实现方法

低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着 5G 技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对 LDPC 译码器的吞吐量提出了更高的要求。本文给出了一种全并行 LDPC 译码器设计,并采用理论分析和仿真结果分析相结合的方法,对 LDPC 码的并行译码方法进行了研究,给出了全并行译码器的 FPGA 实现方法。     

一种基于FPGA的Turbo码译码器的设计

主要论述了一种基于FPGA的Turbo码译码器的设计。首先简单介绍了编码器和交织器的原理;然后介绍了基于Max-Log-MAP算法的译码器原理,详细论述了各个子模块;最后给出了系统仿真的误码率图形。     

中长帧非规则LDPC码译码器的FPGA实现

LDPC(低密度奇偶校验码)是一种优秀的线性分组码,是目前距香农限最近的一类纠错编码。与Turbo码相比,LDPC码能得到更高的译码速度和更好的误码率性能,从而被认为是下一代通信系统和磁盘存储系统中备选的纠错编码。简要介绍了适于硬件实现的LDPC码译码算法,并基于软判决译码规则,使用Verilog硬件描述语言,在X ilinx V irtex2 6000 FPGA上实现了码率为1/2、帧长504bit的非规则LDPC码译码器。     

BCH码译码器的FPGA实现

在通信领域,差错控制技术能有效地改善通信系统的传输性能。作者在本文中探讨了BCH码的译码算法,并用Altera FPGA 实现了BCH(31,21)码的两种硬件译码。一种是串行译码;另一种是并行译码。取得了令人满意的结果。     

无人机数据链中Turbo码研究与FPGA实现

无人机数据链系统与地面控制站进行的是遥测数据、侦察图像和遥控指令传输,因此高质量的通信是确保无人机数据链发挥效能的关键。针对无人机信道的特点和要求,研究分析了无人机信道的统计模型,重点分析了影响Turbo码性能的一些主要因素,采用硬件描述语言VerilogHDL实现了Turbo码编译码器的FPGA设计。实验结果表明,在纠错能力范围内,该设计方案能够正确纠错并译码,并且具有较高的译码速率,提高了无人机数据链的通信质量和抗干扰性能。     

一种RS码编译码器的FPGA实现方法

介绍了RS[255,223]编译码器的FPGA设计和基于线形反馈移位寄存器的编码器设计,以及由伴随式计算、关键方程求解、钱氏搜索、Forney算法等功能模块组成的译码器。为了实现简单高效的译码器,给出了一种改进的BM算法,该算法避免了求逆运算,提高了译码器处理速度及其硬件可实现性,并给出了仿真时序图。     

基于FPGA的多元LDPC码编译码器的设计

重点给出了基于RA结构的多元LDPC码编码方法以及基于Max-log-BP译码算法的FPGA硬件实现方案。从编译码器的性能、速度以及资源消耗情况来看,可以满足一般的水声通信要求。     

T-MMB系统中LDPC码译码器的FPGA设计与实现

本文设计了一种符合手机电视T-MMB标准的信道译码解决方案,并进行了MATLAB仿真和FPGA的实现。同时针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了基于块RAM的高效存储方法。该方法既可以同时读取用于运算的校验节点信息或变量节点信息,又可以实现在同一块RAM中存储不同子矩阵对应的校验节点信息或变量节点信息,不仅避免了块RAM资源的浪费,而且减少了译码器实现所需的存储资源数量。在Xilinx公司Virtex-4系列的FPGA上的实现结果表明,与传统的子矩阵与块RAM一对一存储的译码结构相比,本文提出的QC-LDPC码译码器设计方法能够在减少块RAM数量的同时有效地提高系统的时钟频率和译码吞吐量。     

改进Turbo码译码器硬件实现的方法

简要描述了基于Log-MAP译码算法的MAP译码器结构,介绍了几种改善其硬件实现结构的途径:选择合理的计算顺序和进行适当简化方法;引入了滑动窗方法;给出了通过改变数据存储结构来减小存储器的大小的方法。分析了改进方法对译码性能和实现的影响。     

基于SATA接口的并行扰码实现

通过对SATA协议和扰码原理的分析,在串行扰码的基础上,实现了一种基于SATA接口的并行32 bit扰码和解扰算法.数据传输速度快、时延小、更稳定,并行扰码比串行扰码能更好地满足SATA接口的高速传输时序.最后在FPGA上使用VHDL语言编程,对模块进行了验证.     

基于FPGA的Turbo码译码器的设计

介绍了一种基于现场可编程门阵列（FPGA）的Turbo码译码器的完整的设计方案和设计结果,采用Max-Log-MAP译码算法,用Verilog语言编程,提出了正序运算和逆序运算同时进行,以及采用数组型存储器存储中间运算结果的方案,使译码速度得到提高。文中给出了Turbo码译码原理、Max-Log-MAP算法分析、基于FPGA的设计方案及实现框图、算法时序图及速度分析、仿真波形图及性能分析,结果表明,该方案正确可行,译码/纠错正确无误,且译码速度快。     

Turbo 码编码/译码算法的FPGA实现

提出了一种用FPGA实现Turbo码编码／译码的方法,利用简单的查找表可实现经过转化后的译码算法中复杂的运算,本设计使用Altera公司的FPGA器件实现,计算机模拟表明,本设计所实现的Turbo码具有良好的性能和实用价值。     

基于FPGA的部分并行QC-LDPC译码器高效存储方法

针对部分并行结构的准循环低密度校验(QC-LDPC)码译码器,提出了一种将译码准码字存储在信道信息和外信息存储块中的高效存储方法,该方法不需要额外的存储块来存储译码准码字,能够减少译码器实验所需的存储资源数量,并且有效降低了译码电路的布线复杂度.在Xilinx XC2V6000-5ff1152 FPGA上的实验结果表明,提出的QC-LDPC码译码器设计方法能够在降低系统的BRAM资源需求量的同时有效地提高系统的运行频率和译码吞吐量.     

一种高速捷变并行调制矢量信号源的FPGA实现

在信号调制过程中,为了缩短载波生成的捷变时间,分析了影响捷变时间的因素。提出了单频信号的并行合成结构,解决了载波频率受现场可编程逻辑门阵列( FPGA)时钟限制的问题。为了解决调制过程中采样频率受时钟约束的问题,给出了矢量信号的正交并行调制结构。通过在FPGA上编写Verilog代码实现了时钟频率为160 MHz、采样率为1.92 Gsample/s的并行矢量信号调制,载波频率为200~300 MHz可变,捷变时间小于35 ns。结果表明,并行载波生成和并行调制的方法在克服系统时钟约束方面有较强的实用性。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

一种交错并行高速TPC译码器的设计

Turbo乘积码(TPC)作为一种高码率编码在带限通信系统中有着广泛的应用,但是大多数TPC译码器存在结构复杂、资源消耗高、处理时延大的问题.为此,提出了一种交错并行流水线处理结构的译码器,并通过译码过程中测试序列的合理排序以及使用相关运算代替最小欧式距离计算等算法优化设计,简化了译码器的实现复杂度,现场可编程门阵列(FPGA)资源消耗相比传统设计降低了35%,提高了译码速度.在Xilinx公司的FPGA芯片XC5VSX95T上完成了译码器的硬件实现,达到80 Mbit/s的译码速度,通过增加子译码器个数还可进一步提升译码吞吐率.     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

一种咬尾双二进制Turbo码并行译码方案

针对双二进制Turbo译码使用并行、滑动窗联合译码技术时,其咬尾的编码构造和窗分割导致边界状态值难以获取的问题,提出了一种新咬尾Turbo码并行、滑动窗译码方案——扩展交叠方案.该方案采用了边界状态盲估计和滑动窗状态回溯两种新译码技术.相比于传统的边界状态度量传播方法(又称迭代法),新方法一方面提高了边界状态度量的准确性,从而加快了译码收敛速度,一定程度上减小了高信噪比下的性能损失;另一方面避免了存储前一次译码的迭代度量值,更有利于硬件设计.仿真表明,新方案在64左右的中等窗长下即可消除并行和滑动窗影响,逼近原始无并行无滑动窗译码的性能,且窗长越小,其相较传统迭代法带来的译码性能增益就越明显.该方案具有较好的实用性和应用价值,可以满足5G的高速率、低时延和低存储的数据传输要求.     

TDD-LTE系统Turbo速率匹配算法及FPGA实现*

速率匹配是基带信号处理的重要组成部分.基于TD-LTE射频一致性测试系统,设计了一种可用FPGA实现的快速实现方案,该设计方案实现了Turbo速率匹配,并应用于射频一致性测试仪表的开发中.该方案有效地减小了Turbo编码速率匹配的处理延时.