一种占空比可调的新型整数半整数分频器设计

提出了一种数字分频器,根据分频器外部输入的分频比和占空比控制参数,对源时钟实现任意偶数、奇数和半整数分频,占空比全范围可调,包含50％.电路由Verilog HDL编程实现,并通过Xilinx公司SPARTAN XC3S250E芯片硬件验证.测试表明该分频器结构简单功能稳定,资源占用不足1％,使用灵活,具有较强的可移植性.     

基于CPLD的任意整数半整数分频器设计

在电子系统的设计中经常需要对输入时钟信号进行分频,以满足不同系统设计模块的需要。分频方法很多,但设计方法简单且具有一定通用性的较少,而在基于CPLD(复杂可编程逻辑器件)的系统设计中,利用时钟的上升沿和下降沿控制计数器产生两路输出波形,对这两路波形进行逻辑或操作,进而可简易实现对输入时钟信号进行任意整数和半整数分频,其中整数分频为等占空比,半整数分频的高低电平只差半个输入时钟周期。     

基于双比特算法的新型除法器

提出了基于双比特算法的新型除法器及其VLSI实现结构.与MIPS微处理器中的除法器相比,它的平均执行周期减少了52.5%,而其最大延时几乎不变,仅晶体管数目增加了60%.仿真结果表明,在相同的运算能力下,其功耗仅为MIPS中除法器的11.3%.     

高速除法器设计及ASIC实现

为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。     

基于双比特算法的新型除法器

提出了基于双比特算法的新型除法器及其VLSI实现结构 .与MIPS微处理器中的除法器相比 ,它的平均执行周期减少了 5 2 5 % ,而其最大延时几乎不变 ,仅晶体管数目增加了 6 0 % .仿真结果表明 ,在相同的运算能力下 ,其功耗仅为MIPS中除法器的 11 3% .     

基于多项式逼近算法的精确浮点除法器的设计

单精度浮点除法运算在图像处理、科学计算、人工智能等领域有极其广泛的应用.基于泰勒级数展开式对多项式逼近算法进行改进,设计了一个符合IEEE-754标准的精确浮点除法器.为了得到满足忠实舍入的运算结果,对运算过程中的所有误差进行分析,完成了对系数和中间结果位宽的设计.为了得到精确舍入的结果,提出一种校准方法对有误差的结果进行校准.为了降低硬件成本,使用均匀分段的方式对运算区间进行分段,控制了系数的数量与查找表的大小.为了提高除法器的工作频率与吞吐量,对设计的除法器提出一种流水线划分方式.后仿真结果表明,精确除法器的误差小于0.5 ulp,延时为2.35 ns,面积为0.185 mm²,功耗为69.93 mW.     

基于Verilog HDL的整数分频设计及实验

介绍了一种基于FPGA的简单的分频器的设计方法。给出了分别利用verilog硬件描述语言对整数分频方式进行设计的思路,进行了波形仿真实验,并在开发版上实现分频功能,以LED灯的闪亮呈现出来。其电路结构简单,精度较高,易于实现。     

整数/半整数锁相频率合成器的设计与实现

采用间接式频率合成技术,结合锁相环(PLL)以及现场可编程门阵列(FPGA)技术,设计出了一种整数/半整数频率合成器。所设计的电路,通过键盘的输入,液晶实时显示,直观模拟频率合成,达到了预期的效果。跟以前的设计比较,在性能指标、模拟的直观性和可操作性方面有了一定提高,不仅可用于实验演示,还可以作为频率源、频率计使用。     

基于Verilog语言的等精度频率计设计

介绍了等精度测量频率的原理,利用Verilog硬件描述语言设计实现了频率计内部功能模块,对传统的等精度测量方法进行了改进,增加了测量脉冲宽度的功能;采用AT89S51单片机进行数据运算处理,利用液晶显示器对测量的频率、周期、占空比进行实时显示,可读性好.充分发挥FPGA(现场可编程门阵列)的高速数据采集能力和单片机的高效计算与控制能力,使两者有机地结合起来.在QuartusⅡ6.0 EDA(电子设计自动化)开发平台上进行仿真、测试,并最终下载到FPGA芯片内部.系统测量精度高,实时性好,具有很好的应用前景.     

基于PVM的线性整数规划并行算法设计及实现

本文探讨使用整数规划方法来解武器－目标分配问题,并以ＬＩＮＵＸ操作系统建立的Ｐ ＶＭ并行环境,对一个拥有８０个决策变量的（０－１）整数规划问题,使用群机ＣＬＵＳＴＢＲ－１００进行并行算法实现,通过２、４节点的试算表明,并行的整数归化算法是有效的。     

基于Verilog HDL的UART IP的设计

通用异步接收发送器具有可编程性和高度兼容性,在嵌入式系统设计中得到了广泛的应用.介绍了一种利用Verilog HDL语言设计UART核心功能的方法,具体描述了发送、接收、同步FIFO以及波特率发生器模块的设计,最后给出了该核心模块的整体功能仿真和综合结果.结果表明该UART功能正确、稳定、可靠,可以很好地应用于异步通讯中.     

基于Verilog语言的可预置加减计数器的设计

计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中,灵活地选择与使用计数器可以实现很多复杂的功能,可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计,运用Verilog HDL语言设计出了一种同步的可预置加减计数器,该计数器可以根据控制信号分别实现加法计数和减法计数,从给定的预置位开始计数,并给出详细的VerilogHDL源代码。最后,设计出了激励代码对其进行仿真验证,实验结果证明该设计符合功能要求,可以实现预定的功能。     

基于Verilog HDL双向端口的设计与实现

在数字系统的FPGA设计中经常用到双向端口,即同时具有输入/输出功能的端口,而Verilog HDL描述的双向端口在某些情况下不能被直接赋值使用。介绍了基于Verilog HDL双向端口的三种实现方法:使用“assign”语句、元件例化(module instantiate)、图形与文本混合设计,说明了设计过程,并给出了相关程序及仿真波形。仿真结果与测试结果一致,说明该实现双向端口的方法可行。     

基于Verilog HDL语言的32X8 FIFO设计

介绍了FIFO的基本概念、设计方法和步骤，采用了一种新颖的读、写地址寄存器和双体存储器的交替读、写机制，实现了FIFO的基本功能，同时使本32X8 FIFO拥有可同时读、写的能力。完全基于Verilog HDL语言实现了电路功能并应用Synopsys公司的Design Compiler和VCS对其进行综合、仿真。     

PDP信号存储处理IP核的设计与VerilogHDL实现

介绍了等离子显示器的基本电路系统及寻址显示分离子场驱动方法,设计了一种具有伪轮廓消除功能的PDP信号存储处理IP核,作为PDP信号控制系统的核心部分,它具备通用的外部电路接口,有较强的可移植性和可复用性,稍加改动便可应用于不同类型和不同参数的PDP显示控制,缩短了设计周期。利用Verilog HDL语言中有限状态机和参数化设计思想对IP核进行了描述和设计,并在Xilinx公司的FPGA器件上实现了IP核的功能验证。     

基于Verilog的有限状态机设计与优化

研究了不同的状态机编码(二进制、格雷码、独热码)和不同的状态机描述方式(one always,two always,three always)的优点和缺点,并分析了他们对有限状态机性能的影响.分别使用Xilinx ISE和Design Compiler对一个实例进行了综合,分析了其面积、速度和功耗的信息.结果表明,one always的写法需要被摒弃;two always的编码风格适合Moore型状态机;而three always的编码风格适合Mealy型状态机.同时也给出了适合不同设计的最优状态编码.     

基于SystemVerilog的验证平台建模技术

验证平台建模的困难在于如何减少设计与验证之间的时序竞争风险,实现验证平台的复用和验证过程中的自动监测.SystemVerilog突破了验证平台建模的传统局限,能够极大地提高芯片测试的效率,并降低设计风险.介绍了System Verilog在进行同步FIFO验证平台建模时所采用的面向对象思想、多线程、接口、邮箱、时钟块等新技术以及建立验证平台的一般原则和技巧,实现了分层设计和验证过程中的自动监测.     

基于Verilog HDL的有限状态机的优化设计

有限状态机（FSM）在数字电路设计中的使用非常广泛,该文研究了有限状态机的优化设计方法。利用FPGA开发软件Quartus II和仿真软件ModelSim-Altera对不同方法所设计的状态机进行综合电路分析以及对仿真波形进行时序分析,找出不同状态机在电路上、仿真中以及稳定性上的优缺点。结果表明,采用两段式（Two-always）和三段式（Three-always）设计的状态机在多方面上都优于用一段式（One-always）所设计的状态机,而且采用三段式所设计的状态机在稳定性上更优于用两段式所设计的状态机。     

基于Verilog HDL设计的交通灯控制系统

Verilog HDL作为一种规范的硬件描述语言，被广泛应用于电路的设计中。他的设计描述可被不同的工具所支持，可用不同器件来实现。利用Verilog HDL语言自顶向下的设计方法设计交通灯控制系统，使其实现道路交通的正常运转，突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过Xilinx ISE6．02和ModelSim 5．6完成综合、仿真。此程序通过下栽到FPGA芯片后，可应用于实际的交通灯控制系统中。