高速S—TTL组件的测试和应用

电子计算机的发展与数字逻辑集成电路有着密切的联系,在设计一台大型高速电子计算机时,需要考虑的一个问题就是选择采用何种型式的数字逻辑集成电路。随着半导体技术和工艺的飞速发展,各种不同形式的数字逻辑集成电路不断涌现。但是,对于大型高速电子计算机来说,可以采用的数字逻辑集成电路目前主要有二种:一种是射极耦合逻辑电路(ECL),另一种是采用肖脱基二极管钳位的晶体管—晶体管逻辑电路(S—TTL),这二种线路在使用     

CMOS大规模集成电路制造工艺

一.引言CMOS 集成电路即互补 MOS 型集成电路,系指在同一块半导体村底片上制造 n 型和 P 型两种不同导电沟道的 MOS 场效应晶体管,从而构成的集成电路。与 PMOS 及 NMOS 相比,CMOS 电路有一系列优点。CMOS倒相器在两种不同的逻辑状态下总有一个晶     

ECL串级门逻辑设计的一种方法——二分树法

射极耦合逻辑(ECL)电路由于速度上的优越性,有着广泛的应用。与其他型式电路不同的是ECL电路可运用串级门技术。这种技术的引入,使ECL电路的功耗、速度、元件数等各项指标都得到很大的改善。目前,大多数ECL电路的产品都采用了串级门的结构。串级门电路的逻辑功能取决于电路的结构,也就是电路中元件的连接方式。对于串级门电路的逻辑分析与综合是以元件(晶体管、电阻等)为对象的。因此,这种分析与综合完全不同于一般意义下的以逻辑门为基础的分析与综合。本文介绍一种利用二分树进行分析与综合的方法。把串级门变换成二分树的形式。可以给逻辑设计带来很大的方便。在分析电路时,可以通过在图中找路的方式得出逻辑表达式。在设计电路时,可以对二分树先进行化简,然后再将化简的结果转换成实际电路。而且,二分树的数据结构计算机处理起来十分方便,这样也给计算机辅助设计提供了一种有效的手段。     

采用集成MOS晶体管的四相逻辑电路

本文在研究移位寄存器,组合逻辑电路,原形电路(negator)和定态电路(staticisor)的基础上,描述了四相MOS晶体管逻辑的工作原理和设计。也叙述了时钟发生器的要求,给出了四相时钟发生器的设计。高抗干扰度接口电路在一些基本的图形设计时一起予以考虑。     

VMOS—一种新的MOS集成电路工艺

叙述了一种新的V型槽MOS集成电路工艺(VMOS)。这种工艺是利用硅的选择蚀刻原理来确定MOS晶体管的沟道。整个制作过程包括三次或四次掩蔽工序,并且利用这种工艺能够形成硅栅或者普通金属栅晶体管。这种工艺在要求不高的对准误差条件下,产生非常短的沟道。除了沟道短而外,VMOS晶体管的输出电导要比普通MOS晶体管小,而击穿电压更高。 介绍了VMOS晶体管的一阶理论,并对不同沟道长度的器件进行了测量。也介绍了运用这种工艺制作的某些集成电路,其中包括R—S触发器和27级戽斗式移位寄存器。讨论了在这些应用中VMOS的优点。     

最新数字集成电路制造技术

数字集成电路按其基本元件可以大致分为MOS集成电路和双极晶体管集成电路,在MOS集成电路中作为有源元件、无源元件的,基本上是MOS场效应晶体三极管。在双极性集成电路中,主要是采用晶体三极管、二极管、电阻,根据需要,也有使用电容的。目前,MOS集成电路用于较低速电路,而双极性集成电路用于较高速电路,但这两种技术的技术革新是很惊人的,因此使用领域也是正在变化着。 在这里,就有关双极性集成电路和MOS集成电路最近技术发展动向介绍一下。     

高速低功耗ECL电路

本文介绍高速低功耗ECL系列中的一组逻辑电路。 该电路系统,由于采用低压电源(—V_(EE)=—3.3伏)供电,明显地降低了电路功耗,由于适当地运用电路技巧,仅用较少的元件就能完成给定的逻辑功能。本电路采用低压恒压源作为恒流偏置,使电路具有较强的适应电源和温度变化的能力。恒压源温度系数小于0.1毫伏/度,电压稳定度典型值为5毫伏/伏。基本门电路输入、输出电平与ECL-10K兼容,其功耗为15毫瓦,平均传播延迟时间t_(pd)=1.5毫微秒。采用肖特基二极管与ECL相結合的半加器,t_(pd)=2.5毫微秒,功耗为16毫瓦。采用先行输出D型触发器,t_(pd)=2毫微秒,功耗为57毫瓦。 全部电路采用常规p-n结隔离工艺。     

n沟道MOS微处理机

作各种控制应用的程序LSI电路,在第二代微处理机中是大有希望的。如莫托罗拉公司和英特尔公司的8位器件。这些新的n沟道MOS单片能完成的指令要比4位和8位p沟道系统多,而对价贵的系统电路则需要较少。它的计算能力强、用途广、使用方便。     

利用两种逻辑信号电平的高集成度射极耦合晶体管逻辑微型电路

与其他类型集成电路相比,射极耦合电路具有最快的速度,然而它需要很大的功耗即每个逻辑电路为25～60毫瓦,因此限制了电路集成度进一步的提高。降低功耗的途径之一是在更高集成度的电路结构中采用更低的逻辑摆幅和较窄的转换区宽度的射极耦合逻辑电路。基本“或～或非”电路如图1a所示,其转换特性参见图1б。如果在电路输入端之一(如A输入端)加高电平(逻辑“1”)相应的输入晶体管T_1通导,同时在它的收集极(“或—或非”电路的输出)维持相应于逻辑“0”的低     

互补MOS低功率、低电压集成二进制计数器

一种特别适用于低功率、低电压应用的单块集成互补MOS二进制计数器已研制成功。电路结构(topology)允许一个到一组所有p-沟道和所有n-沟道MOS晶体管在两种不同性质的表面面积内一次做成。这一特点大大减小了给定操作功能的电路所必须的表面。电源电压为1.35V时,电路消耗的动态电流约为10nA/KHz。在原材料中,用腐蚀和外延再淀积窗孔得到互补型衬底。为了达到低功率、低电压,本文将讨论互补MOS集成电路所要解决的工艺问题。     

用结型场效应管组成的低功耗逻辑转换器

<正> 某些CMOS集成电路需要把5V逻辑信号转换成12V或15V电平的信号,图1给出一种简单方法。晶体管Q_1是一个工作在共栅极状态的n沟道结型场效应管。大于1V或2V的源极电压使结型场效应管的沟道被夹断,并让电阻R_1把漏极电压拉到V_s。接近0V的源极电压使沟道导通,从而使漏极电压也接近0V。电阻R_1决定了电路的转换速度和电源的功耗。R_1阻值从100KΩ变到1MΩ,汲取的电流大约从150μA变到15μA,实际的脉冲速率限制在1MHz左右。这种线路耗电比基于双极型晶体管的电路少,而且线路省掉一个元件(基极电阻)。     

等平面隔离结构的存储器件

等平面隔离工艺最适合于要求高集成度和高速度的电路。尽管在高速存储器的设计上可以考虑各种各样的电路技术,然而对于等平面隔离存储器而论,还是采取了ECL 形式。ECL 结构有快速性和复杂逻辑电路的通融性以及较好的速度与功耗乘积,而且片子的面积也比TTL 小,尤其是因为ECL 是不饱和工作方式,不需要掺金或加肖特基二极管箝位,从而外延基极工艺可以得到良好的性能。正因为这些理由,在存储单元、译码器读写电路方面采用ECL 方式。如果采用TTL 的器件时,在同一片上要附加ECL-TTL 输出、输入电平转换器,而采用ECL 电路时,可以把电平转换器改换成ECL 缓冲寄存器。这种设计方法使ECL 与TTL 存储器由同一基本设计得出。图1所示的是ECL 存储器单元和它的外围电路。触发器是由集-基直接耦合的晶体管Q_1与Q_2和负载电阻R_1、R_2所构成的。旁路二极管是为了在选中单元时得到比非选中时通过电阻的维持电流更大的电流。     

逻辑电路简讯

75年周态电路会议上热烈讨论的课题之一是双极型大规模集成逻辑电路。关于I~2L一类的电路发展很快。与此平行发展的另一种双极型L.S.I,已把逻辑电路的速度推进到亚毫微秒境界。这个进展是通过具有微米结深射极、低基极电阻和最小结电容的全离子注入射极耦合电路得到的。例如,西门子公司研制的一种离子注入ECL门电路,平均传播延迟时间为0.4毫微秒。电路中的晶体管其基极注入硼元素,射极注入砷元素。采用氧化隔离,减少了结电容。电路形式和图1所示的电路相类似。电路功耗在10到100毫瓦之间,并且,大约比普     

MOS大规模集成电路袖珍机简介

MOS大规模集成电路袖珍机是我厂和广州南华机械厂共同研制成功的我国第一台袖珍机,该机由三片MOS电路组成,如逻辑框图所示,即一,CD—301(集成度为1000个元件),二,CD—32(集成度为1200个元件),三、CD—303(集成度为860个元件)     

高压CMOS电路的设计及制造工艺研究

介绍了一种与常规CMOS电路兼容的高压CMOS电路版图设计及工艺加工技术。在该技术中采用了非自对准的场区掺杂,增加场区掺杂浓度,轻掺杂漏区以形成漂移区等提高MOS晶体管击穿电压的一系列技术措施,使MOS晶体管的源漏击穿电压提高至35V以上,电路在24V电压下可以正常工作。     

电流型二极管逻辑元件(上)

本文介绍 NGR-315数据处理系统的逻辑系统,它是由电流开关式的与—或门和饱和式晶体管反相器组成的。介绍了逻辑元件的简图,定性地讨论了电路的工作原理。NGR-315数据处理系统的逻辑系统包括四种主要插件,即:1)逻辑驱动器,2)功率驱动器,3)双相驱动器,4)触发器。文中概述了它们的工作原理以及它们的设计程序。文中指出电流型逻辑电路比其它系统有更多的优点并做了说明。对最后所选定的插件电路与在选择过程中曾考虑过的一些电路进行了比较。     

对四端忆阻器的建模及其电路仿真

在传统二端忆阻器的理论基础上,提出了一种四端忆阻器的模型.该器件的4个端口分别对应于MOS场效应晶体管的栅、源、漏和衬底4个极,可以代替数字电路中的MOS晶体管实现电路功能.利用Verilog-A对该模型的电学特性进行了描述,在Hspice软件环境中利用该模型构建了与非、或非等逻辑电路以及1 bit数据的1R-1R随机...     

微功率晶体管逻辑电路的静态性能和动态性能

对微功率晶体管的基本要求是:1)结的反向电流小于最小的工作电流;2)在最小工作电流时,要求有适用的电流增益;3)为提高开关速度,要求结电容小。改进的直接耦合晶体管逻辑电路、二极管晶体管逻辑电路和晶体管晶体管逻辑电路的微功率性能足以满足很多轻便型设备的现在和将来的要求。线路的正常工作温度范围、逻辑能力和容许抗扰度之间并不互相矛盾。有时需要稍微降低一些稳定界限,不过由于线路运用于微功率范围内,这种降低是容许的。对许多轻便型设备来说,在微功率晶体管电路中不可避免的会大大降低工作速度,但是,由于音频节拍频率已经够用,所以这样还是可以的。     

一种称为SIMOS的新型n沟道单管EAROM单元技术

本文描述一种新的非易失性电荷存储器件的结构和工艺。叠栅注入MOS(SIMOS)器件是一种控制栅叠在浮动栅上的n沟道MOS晶体管。在编制程序方式中,用沟道漂移电场加速电子使其能量大到足以克服Si-SiO_2界面的势垒高度,电子就注入到浮动栅。由于程序编制用沟道注入机构来完成,故要求沟道长度小于4μm。用自对准工艺能把这个条件同叠栅概念结合起来,自对准工艺用一道光刻工序确定两个多晶硅栅。用自对准工艺可以实现单管的EPROM单元和单管的EAROM单元。二种不同型式的单管存储单元的基本结构分别为SIMOS晶体管和SIMOS四极管。本文详细地描述了这二种不同的SIMOS器件的工艺并报导了有关电荷积累、清除及电荷保持的实验结果。     

VLSI晶体管级时延模拟方法

提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入／输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型（Alpha-Power-Law）进行了改良,以达到精确计算沟道电流的目的．该方法通过改良的节点分析方程（MNA）计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间．所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数（如沟道长度、宽度或阈值电压％0）改变后,模拟器可以快速地计算出新的逻辑门输出波形．基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性．实验结果表明：该方法模拟效率高,模拟一个逻辑门平均仅需1．0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5．04％,平均误差为2．68％．