0.18m CMOS工艺3.1～5.2GHz低噪声放大器

基于共源级联放大器的小信号模型,详细分析了宽带放大器的输入阻抗特性和噪声特性。利用MOS晶体管的寄生容性反馈机理,采用TSMC公司标准0.18μmCMOS工艺设计实现了单片集成宽带低噪声放大器,芯片尺寸为0.6mm×1.5mm。测试结果表明,在3.1～5.2GHz频段内,S11<-15dB,S21>12dB,S22<-12dB,噪声系数NF<3.1dB。电源电压为1.8V,功耗为14mW。     

1.8 GHz CMOS有源负载低噪声放大器

提出了一种新的变压器型有源电感负载低噪声放大器设计方案。单片无源大电感的品质因数通常很低,因此,需验证变压器型有源电感替代无源电感负载的有效性,与现有的一些单片无源电感负载低噪声放大器进行了比较,结果表明变压器型有源电感负载低噪声放大器可以得到更低的噪声系数。     

3.6~4.7GHz低噪声放大器

以一种经典的窄带低噪声放大器结构为基础,分析级联放大器的S参数,通过优化元件参数,获得了一种在3.6~4.7 GH z范围内具有低输入回波损耗、低噪声系数的放大器。采用标准的0.18μm RF CM O S工艺进行了设计和实现。芯片面积为0.6 mm×1.5 mm。测试结果表明:在3.6~4.7 GH z的范围内,该宽带低噪声放大器输入回波损耗小于-14 dB;噪声系数小于2.8 dB,增益大于10 dB。在1.8 V电源下功耗约为45 mW。     

2.4 GHz、增益可控的CMOS低噪声放大器

介绍了一种基于 0 35 μmCMOS工艺、2 4GHz增益可控的低噪声放大器。从噪声优化、阻抗匹配及增益的角度详细分析了电路的设计方法 ,讨论了寄生效应对低噪声放大器性能的影响。仿真结果表明在考虑了高频寄生参数的情况下 ,低噪声放大器依然具有良好的性能指标 :在 2 4GHz工作频率下 ,3dB带宽为 6 6 0MHz,噪声系数NF为 1 5 8dB ,增益S2 1为 14dB ,匹配参数S11约为 - 13 2dB。     

2.1GHz CMOS低噪声放大器

采用上海华虹NEC0.35μm标准CMOS工艺进行RFCMOS窄带低噪声放大器的设计和制作。测试结果表明,在2.1GHz时,输入驻波比1.1,输出驻波比1.5,增益18dB,噪声系数2.7dB,P-1dB输出功率9dBm。     

1．8V 5．2GHz差分结构CMOS低噪声放大器

本文给出了利用0．18umCMOS工艺设计的5．2GHz低噪声放大器。在1．8V电压下，工作电流为24mA增益为15．8dB噪声系数为1．4dB.     

2.4GHz CMOS全集成低噪声放大器的设计

应用台积电（TSMC）0．18μm CMOS工艺模型,设计了一种2．4GHz全集成低噪声放大器。通过ADS（Advanced Design System）软件对电路进行了优化设计,仿真结果表明在1．8V电源电压下,工作电流约为6mA,输入输出匹配良好,在2．45GHz的中心频率下,它的噪声系数（NF）为2．605dB,增益（s21）为20．120dB。     

2.4 GHz CMOS低噪声放大器的设计

设计了一个共源-共源共栅的两级低噪声放大器,并且在两级之间采用了串联谐振回路来提高电路的性能.该电路采用TSMC 0.18μm CMOS工艺,电源电压为1.8 V.仿真结果显示,在2.45 GHz的中心频率上,该电路能够提供26.92 dB的正向增益及很好的输入输出匹配,噪声系数为0.88 dB,功耗为14.49 mW,1dB压缩点为-9dBm.     

5.6GHz CMOS低噪声放大器设计

分析了一种射频COMS共源-共栅低噪声放大器的设计电路,采用TSMC 90nm低功耗工艺实现。仿真结果表明:在5.6GHz工作频率,电压增益约为18.5dB;噪声系数为1.78dB;增益1dB压缩点为-21.72dBm;输入参考三阶交调点为-11.75dBm。在1.2V直流电压下测得的功耗约为25mW。     

1.9GHz0.18μm CMOS低噪声放大器的设计

针对1.9GHzPHS和DECT无线接入系统的应用,提出了一种可工作于1.2V电压的基于源级电感负反馈共源共栅结构而改进的CMOS低噪声放大器,并对其电路结构、噪声及线性特性等主要性能进行分析。并与传统的低噪声放大器进行对比,该电路采用两级放大结构,通过加入电容和电感负反馈可以分别实现低功耗约束下的噪声优化和高的线性度。采用TSMC0.18μm CMOS工艺模型设计与验证,实验结果表明：该低噪声放大器能很好满足要求,且具有1.4dB的噪声系数和好的线性度,输入1dB压缩点-7.8dBm,增益11dB,功耗11mW。     

5.2GHz 0.18μm CMOS射频低噪声放大器的设计

采用TSMC 0.18μm CMOS工艺,设计应用于IEEE 802.11a的无线局域网络的低噪声放大器（LNA）。整个电路采用1.8V单电源供电,输入输出匹配良好。用ADS模拟软件对电路进行分析优化,结果表明：在中心频率5.2GHz处,噪声系数为2.51dB,功率增益为17.373dB。     

1.3GHz 0.25μm CMOS低噪声放大器的设计

设计了一种基于0．25μm CMOS工艺的共源共栅型1．3GHz的LNA。从噪声优化、增益及阻抗匹配角度详细分析了电路的设计方法，讨论了寄生电容Cgd、C_match_in及共栅管沟道宽度W2对LNA性能的影响。采用ADS软件，对W2进行扫描和对LNAS参量和噪声系数进行仿真测试结果表明：该LNA在1．3GHz的工作频率下．具有良好的性能指标，噪声系数fN为1．42dB，增益S21为13．687dB．匹配参数S11为-14．769dB，S22为-14．530dB，反向隔离度S12为-52．955dB。     

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。     

2.9GHz 0.35μm CMOS低噪声放大器

随着特征尺寸的不断减小,深亚微米CMOS工艺其MOSFET的特征频率已经达到50Hz以上,使得利用CMOS工艺实现GHz频段的高频模拟集成电路成为可能,越来越多的射频工程师开始利用先进的CMOS工艺设计射频集成电路,本文给出了一个利用0．35μmCMOS工艺实现的2．9GHz单片低噪声放大器,放大器采用片内集成的螺旋电感实现低噪声和单片集成。在3伏电源下,工作电流为8mA,功率增益大于10dB,输入反射小于－12dB.     

CMOS宽带可编程增益低噪声放大器

给出了一种可应用于中国移动多媒体广播(CMMB)调谐器的宽带(470~860 MHz)可编程增益低噪声放大器。该电路在UMC 0.18μm RF CMOS工艺下实现,芯片面积为0.37 mm2(不包括ESD pad)。芯片测试结果表明,在1.8 V的电源电压下功耗为30.2 mW,该电路可实现-6.8~32.4 dB的增益动态变化范围,0.5 dB步长,最高增益下单端信号噪声系数小于3.8 dB。     

CMOS低噪声放大器中的输入匹配研究与设计

分析了低噪声放大器设计中最常用的源极电感负反馈输入匹配结构,指出其存在的缺陷及如何改进,即利用一个小值LC网络代替大感值的栅极电感Lg,同时移除源极负反馈电感Ls.应用这种改进型输入匹配结构,基于0.18μm BSIM3模型设计了工作频带为5.1～5.8 GHz的宽带CMOS低噪声放大器.结果表明,虽然输入匹配由于移除源极负反馈电感Ls受到一定影响,但是有利于降低噪声系数并减小实际制作的芯片面积.     

1GHz 0.5μm CMOS低噪声放大器的设计

从低噪声放大器(L NA)的设计原理出发,提出并设计了一种工作于1GHz的实用L NA.电路采用共源-共栅的单端结构,用HSPICE软件对电路进行分析和优化.模拟过程中选用的器件采用TSMC0 .5 μm CMOS工艺实现.模拟结果表明所设计的L NA功耗小于15 m W,增益大于10 d B,噪声系数为1.87d B,IIP3大于10 d Bm,输入反射小于- 5 0 d B.可用于1GHz频段无线接收机的前端     

1GHz 0.5μm CMOS低噪声放大器的设计

从低噪声放大器(LNA)的设计原理出发,提出并设计了一种工作于1GHz的实用LNA.电路采用共源-共栅的单端结构,用HSPICE软件对电路进行分析和优化.模拟过程中选用的器件采用TSMC 0.5μm CMOS工艺实现.模拟结果表明所设计的LNA功耗小于15mW,增益大于10dB,噪声系数为1.87dB,IIP3大于10dBm,输入反射小于-50dB.可用于1GHz频段无线接收机的前端.     

一种5.7 GHz CMOS 全集成低噪声放大器的设计

提出并设计了一种可以完全单片集成的5.7 GHz低噪声放大器(LNA)。该电路结构利用MOSFET自身的栅寄生电阻,通过简单的LC网络变换实现输入匹配;并采用跨阻结构,实现输出匹配。该电路采用TSMC 0.35μm CMOS工艺,用ADS模拟软件进行分析与优化。结果表明,设计的低噪声放大器,其增益为11.34 dB,噪声系数为2.2 dB,功耗12 mW,输入反射系数-33dB,线性度-4 dBm。     

CMOS全差分超宽带低噪声放大器

文中给出了一个应用于超宽带射频接收机中的全集成低噪声放大器,该低噪声放大器采用了电阻并联负反馈与源极退化电感技术的结合,为全差分结构,在Jazz0.18μm RF CMOS工艺下实现,芯片面积为1.08mm2,射频端ESD抗击穿电压为1.4kV。测试结果表明,在1.8V电源电压下,该LNA的工作频带为3.1～4.7GHz,功耗为14.9mW,噪声系数(NF)为1.91～3.24dB,输入三阶交调量(IIP3)为-8dBm。