基于MCU的Flash预取加速控制器设计与实现

为了解决低成本低功耗微处理器(Micro Control Unit,MCU)中嵌入式Flash读取速度的问题,基于预取和缓存原理,采用位宽扩展技术和改进预取技术相结合的方式,设计了具有预取加速功能的Flash控制器。实现Flash特定接口协议与高级高性能总线(Advanced High-performance Bus,AHB)协议的转换,提高处理器取值效率,提升系统性能。设计了完善的读写保护机制,以保护用户程序。同时搭建片上系统(System on Chip,So C)仿真实验平台验证设计的正确性,实验结果表明,本设计最多提高了16.3%的取指效率,并在实际样片中得以验证。     

Gkv Intel 386TM EX的JTAG口对Flash编程

介绍了通过jTAG口实现对Flash在系统编程。首先，对Intel 386^TMEX的逻辑测试单元进行了阐述；然后，分析了通过JTAG口编程Flash的原理及性能；最后，给出了通过JTAG口对Flash在系统编程的并口转换接口电路，并给出了编程思路和程序流程图。     

基于ADSP21160的Flash在系统编程设计与实现

主要介绍了在以ADSP21160为核心的硬件平台下,对用作引导存储器(Boot Memory)的Flash ROM进行 在系统编程的方法,给出了硬件接口电路和软件流程,并对需要注意的一些问题作了较为详细的说明。     

基于RISC-V的卷积神经网络处理器设计与实现

针对卷积神经网络对于运算资源需求的不断增长,和传统的硬件卷积加速方案在功耗、面积敏感的边缘计算领域难以应用的问题,设计并实现了一个低功耗嵌入式卷积神经网络加速处理器.目标处理器基于RISC-V指令集架构,内核扩展4条自定义神经网络指令,并在硬件层面实现加速处理.该卷积神经网络处理器最大程度的复用了原RISC-V的数据通路和功能模块,减小了额外的功耗和芯片面积等资源开销.目标处理器通过RISC-V官方标准测试集验证,并对MNIST手写数据集进行识别测试,正确率达到97.23%.在TSMC 40nm标准数字工艺下,目标处理器面积仅为0.34 mm^2,,动态功耗仅为11.1μw/MHz,与同期处理器相比,面积和功耗方面均具有一定优势.     

基于RISC-V的神经网络加速器硬件实现

针对第五代开放精简指令集（RISC-V）的人工智能（AI）处理器较少、先进的精简指令微处理器（ARM）架构供应链不稳定、自主可控性弱的问题,设计了以RISC-V处理器为核心的神经网络推理加速器系统级芯片（So C）架构。采用开源项目搭建So C架构;基于可变张量加速器（VTA）架构,完成深度神经网络加速器指令集设计;通过高级可扩展接口（AXI）连接处理器与VTA,并采用共享内存的方式进行数据传输;基于深度学习编译栈实现卷积运算和神经网络部署。试验结果表明,所设计的架构可灵活实现多种主流的深度神经网络推理任务,乘法累加单元（MAC）数目可以达到1 024,量化长度为有符号8位整数（INT8）,编译栈支持主流神经网络编译,实现了修正后的ZFNet和ResNet20神经网络图像分类演示,在现场可编程逻辑门阵列（FPGA）电路上整体准确率分别达到78.95%和84.81%。     

基于自编程功能的MCU Bootloader设计

Bootloader是微处理器上电时运行的第一段代码,它可以通过通信接口实现对微处理器内部应用程序的更新升级,为网络化嵌入式产品的应用程序升级带来极大的便利.由于目前没有统一嵌入式系统的Bootloader.基于NEC78K0系列单片机自编程原理,设计出一个适用于78K0/Fx2系列单片机的Bootloader,并能够通过单片机串口在线升级应用程序.     

基于RISC-V向量指令集的内嵌汇编函数设计与实现

RISC-V作为一种新兴的开源指令集架构,其基于RSIC-V向量指令集的算法函数尚未形成标准。在实际应用中,基于RSIC-V向量指令集的内嵌汇编函数的开发仍在发展阶段。本文以欧拉公式为算例,实现算法从ARM NEON指令集到RSIC-V向量指令集的移植,完成相关内嵌汇编函数的设计。该算法在相应的处理器平台上进行测试,结果显示基于RSIC-V向量指令集的算法效率得到显著提高。     

交流电机基波磁场Flash动画编程实现

本文应用Flash面向对象程序语言,编程实现交流电机中旋转矢量与正弦变化曲线对应关系的动画演示。利用同步动画形象演示了基波脉振磁场与正反旋转磁场的内在联系。解析表达式由程序语言准确描述,从而能精确演示曲线轨迹、矢量的运动速度和瞬时值的变化。     

基于RISC-V调试协议的片上调试系统设计与实现

为满足RISC-V架构生态中对RISC-V平台软件调试的需求,设计并实现了一种基于RISC-V调试协议的片上调试系统.该系统通过调试传输模块实现并隐藏调试模块内部寄存器访问逻辑,将其简化为JTAG串行信号实现与宿主机的交互,并通过调试模块实现了调试所必需的处理器全面监控与存储访问功能.在基本调试功能的基础上,进一步实现了总线直接访问、程序缓存和基于触发模块的触发功能,并在兼容RISC-V调试协议的情况下实现了事件序列触发功能.该片上调试系统依托于自研RISC-V处理器硬件平台,通过GDB与OpenOCD构成的宿主机软件环境进行功能测试.经过与其他RISC-V架构处理器对比和FPGA测试表明,该片上调试系统功能丰富,能够满足目前RISC-V平台调试的功能需求.     

基于RISC-V架构的节能卷积加速器设计

RISC-V架构因开源、简洁、模块化、可拓展等特点,受到学术界和产业界的重视,并得到广泛应用;本文介绍了一个基于RISC-V架构的卷积加速器SoC设计方案,在Chipyard开源框架上,以Rocket处理器为内核,加入卷积加速协处理器,并采用一种新的数据流结构,实现对卷积运算的加速;通过仿真测试的对比,加速器对卷积计算有明显节能、加速的效果。     

基于RISC-V的嵌入式多指令集处理器设计及实现

软件生态是限制RISC-V指令集架构发展的主要因素之一.让RISC-V处理器可以直接运行ARM Thumb二进制代码能在一定程度上缓解其在嵌入式领域中的软件生态问题.本文基于二进制翻译,通过硬件支持ARM Thumb的标志位、分支指令、条件执行,在RISC-V处理器上以较低的面积和功耗开销实现了对ARM Thumb程序的支持并获得了较好的性能.通过运行Embench基准程序套件,该处理器翻译运行ARM Thumb程序的平均性能能够到达直接运行RISC-V程序性能的75.5％.相较于仅使用二进制翻译支持ARM Thumb,该处理器运行ARM Thumb程序的性能提升了3.1倍,面积开销则下降了7.8％.     

用户自编程时钟控制电路

<正> 本文介绍的用户自编程时种控制电路是用美国Microchip公司生产的PIC微控制器做为主控芯片,输入自编程序,加上少量外围元件构成的。电路运行可靠性高,控制量大,成本低廉。其最大特点是用户可方便地自行设定和修改控制量,使用非常灵活。该电路针对不同的用户应用场合,又可分为开关K型、小循环X型、大循环D型、倒计时B型等各种类型,但无论哪一种类型,其基本电气性能、外围电路参数甚至电路板结构均是相同的,除主控芯片外,其它部分均可通用。     

Flash芯片M29F040B在数据采集系统中的应用

以ST公司的Flash存储器M29FO40B为例介绍了Flash存储器的工作原理与操作方法，及其在弹药测试中的应用，并且给出了M29FO40B与微处理器的接口设计及软件编程方案。     

利用串口实现MSP430系列Flash型单片机在线编程

章对MSP430系列Flash型超低功耗单片机的Bootstrap Loader(BSL)功能进行了介绍,并介绍了基于BSL原理所设计开发的电气隔离式程序写入器的基本原理、硬件电路以及软件流程.     

基于RISC-V指令扩展的低开销SM4算法设计与实现

为了保障工业物联网采集数据的机密性,同时考虑到物联网终端设备资源受限与成本低廉的特点,提出以软硬件协同设计的方式实现SM4算法,以平衡资源开销、性能和延时。在开源RISC-V指令集的基础上,增加了两条自定义指令以实现密钥扩展和加解密算法的轮函数,设计了一款低开销的SM4指令功能单元硬件电路结构。从时钟周期精确的仿真结果来看,与无扩展指令的实现相比,延时缩减81.72%,吞吐率提升4.47倍。从SMIC 180 nm工艺下综合结果来看,SM4指令功能单元仅占用了1684门,与参考文献相比,资源开销至少降低38.9%。     

基于RISC-V架构的条形码识别控制器的设计

基于RISC-V架构设计了一个具有条形码识别功能的控制器,采用两级流水线架构,支持RV32EC指令集.通过外设控制模块扩展条形码识别接口,并为其配置中断响应端口,可用中断或查询方式读取条形码识别结果,并可通过写控制字方式进行处理模式设定,以及实时监测图像识别的工作状态等.在VCS平台上进行了仿真测试,验证了控制器逻辑功...     

基于RISC-V处理器的TileLink与AXI4总线桥设计与实现

RISC-V是近年提出的一种开源精简指令集架构,TileLink总线是专为RISC-V处理器设计的片上总线.为使RISC-V处理器灵活适配更多已有的AXI4 IP资源,提出一种高效率TileLink与AXI4总线桥设计方案,其中由一系列功能子模块匹配总线间数据传输方式的差异,以流水线传输形式实现数据跨协议的传输,增加总...     

实现安全系统内编程功能——Flash FPGA出任“防盗门”

近年来,FPGA的应用领域逐渐扩大,其独特的灵活性使设计者可以在设计中甚至是设计后对器件重复编程,更改系统的功能,缩短产品上市时间.然而,在各厂商以独有的功能吸引消费者眼球的同时也招致对手的觊觎,这就对FPGA的安全性提出更高要求.基于FIash的FPGA能满足ISP的安全要求,防止盗版、盗取数据、篡改产品及黑客攻击等问题,提供安全的使用环境.