适用于生物电信号采集的低功耗10bit40KS/sSAR ADC设计

设计了一款适用于生物电信号采集的低功耗10 bit分辨率、40 KS/s采样率的逐次逼近型模数转换器(SAR ADC).为了降低电容阵列的切换功耗,提出了一种新型混合型电容切换方式.该混合型电容切换方式将共模电平单调向下切换与基于共模电平的切换方式相结合,有效地实现了电容阵列的低功耗切换.与传统共模电平不变的电容切换方式相比,采用了混合型电容切换方式能够使电容切换耗能降低90.7%.与共模电平单调向下切换和基于共模电平切换相比,该混合型电容切换方式也能够使电容切换耗能分别降低50.2%和25.3%.该款ADC采用TSMC 0.18μm CMOS工艺进行设计,后仿真结果表明,在40 KS/s采样速率,输入为满量程接近奈奎斯特频率的正弦信号下,该款ADC可以得到9.6 bit有效位数(ENOB),无杂散动态范围(SFDR)为73.2 dB,总功耗为2.1μW,品质因数(FoM)为68 fJ/(Conv-step).     

应用于可穿戴式设备的超低功耗SAR ADC研究与设计

针对便携式可穿戴移动设备的低功耗要求,提出了一种超低功耗逐次逼近型（SAR）模数转换器（ADC）。所提出的SAR ADC在数模转换器（DAC）电容阵列中设计了改进型电容拆分电路来降低系统的功耗和面积;并采用双尾电流型动态比较器架构降低比较器功耗。采用0.18μm CMOS工艺对所提出的SAR ADC进行设计并流片。测试结果表明在1.8V供电电压,采样率为50kHz的条件下,其有效位数为9.083位,功耗仅为1.5μW,优值55.3fJ,所设计的ADC适合于可穿戴式设备的低功耗应用。     

基于动态元件匹配技术的改进逐次逼近ADC设计

介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。     

一种基于动态反相放大器的低功耗Σ-Δ ADC

设计了一种低功耗Σ-Δ ADC。该ADC采用三阶前馈1 bit的结构。为了降低功耗,开关电容积分器的OTA采用动态反相放大器,其具有低功耗、全动态工作、全差分的电路结构、稳定共模点无需CMFB等优点。在SMIC 0.18 μm CMOS工艺下的仿真结果表明,在20 kHz带宽内,4 MHz的采样时钟下,信噪失真比(SNDR)可以达到91.9 dB,动态范围(DR)达到101 dB,有效位数约为15 bit。在1.2 V电源电压下,整体功耗为78 μW。     

一种12 bit 200 MS/s 低功耗 SAR-TDC ADC北大核心

为了满足低电压条件下高速高精度采样需求，设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR) ADC将电压转换为8 bit数字，残差电压变换为时域延时信息后，第二级4.5 bit时间数字转换器(TDC)将延时转换，最终校准输出，实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构，以及优化时间判决器，提升了ADC的动态性能和采样速度，降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时，功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv-1·step-1,能够满足低功耗高速采样的应用需求。     

一个电容阵列定制的100MS/s，9bit，0.43mW逐次逼近型模数转换器

本论文介绍了一个带定制电容阵列的低功耗9bit,100MS/s逐次比较型模数转换器。其电容阵列的基本电容单元是一个新型3D,电容值为1fF的MOM电容。除此之外,改进后的电容阵列结构和开关转换方式也降低了不少功耗。为了验证设计的有效性,该比较器在TSMC IP9M 65nm LP CMOS工艺下流片。测试结果如下：采样频率100MS/s,输入频率1MS/s时,有效位数（ENOB）为7.4,bit,信噪失真比（SNDR）为46.40dB,无杂散动态范围（SFDR）为62.31dB。整个芯片核面积为0.030mm2,在1.2V电源电压下功耗为0.43mW。该设计的品质因数（FOM）为23.75fJ/conv。     

基于数字自校准的14位SAR ADC的设计

为了降低电容型模数转换器（ADC）中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型（SAR）ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 m W,有效位数为13.45 bit,信噪失真比（SNDR）为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。     

一种适用于传感器接口电路中电容型SAR结构ADC的修调技术

本文提出了一种针对电容型逐次逼近型模数转换器（ADC）的修调技术及实现算法,采用了该技术的ADC可作为传感器和微控制器之间的接口电路使用。其特点在于这种修调后的电路可以在不需要单独的校正周期,也不需要附加复杂的校正功能,只需要通过对电容阵列的微调,就可以达到12-bit的分辨率。这种技术具有功耗和面积的优势,适合用于对功耗和成本较为敏感的电池供电系统,例如传感器网络结点。本文在0.5μm 2P3M CMOS工艺下设计了一个12bit分辨率的ADC原型电路,在2-5V电源电压下,200KHz采样速度下,其功耗仅为300μA。     

基于开关运放的低功耗逐次逼近ADC设计

基于UMC 0.18 混合信号工艺,设计了一种低功耗逐次逼近ADC,重点考虑了功耗的优化和电路的改进,采用了开关运放技术,降低了传统缓冲器30%左右的能量消耗,同时比较器低功耗的设计也使该ADC节能的优点更加突出,同时比较器采用了失调校准技术,这样就能够满足10 bit精度的要求.在电源电压1.8 V、采样频率100 kHz的条件下,仿真得到该逐次逼近ADC信噪比为61.66 dB,而静态功耗仅为26μW.该设计的芯片版图面积为1 mm×1mm.     

一种基于分段冗余电容阵列的高速SAR ADC

高速中等精度的模数转换器是通信系统中重要的组成部分。本文提出了一种基于分段冗余电容阵列的高速逐次逼近型模数转换器（SAR ADC）设计方案。该设计方案通过引入分段冗余电容阵列,在降低了面积和功耗的同时,克服了高速采样下,DAC不完全建立对ADC性能的影响。所设计的两级动态比较器,通过噪声分析可知,在满足高速性能的前提下,提高了ADC的精度。基于SMIC55nm CMOS工艺,本文实现了一种12-bit 100-MS/s的SAR ADC。在1.2V电源电压和100MS/s的采样频率,差分输入接近满摆幅下,前仿真结果为SNDR为73.27dB,ENOB可达11.87bit。     

一种基于电压窗口技术的超低功耗SAR ADC

本文提出了一种应用于生物医学的超低功耗逐次逼近型模数转换器(SAR ADC).针对SAR ADC主要模块进行超低功耗设计.数模转换(DAC)电路采用vcm-based以及分段电容阵列结构来减小其总电容,从而降低了DAC功耗.同时提出了电压窗口的方法在不降低比较器精度的情况下减小其功耗.此外,采用堆栈以及多阈值晶体管结构来减小低频下的漏电流.在55nm工艺下进行设计和仿真,在0.6V电源电压以及l0kS/s的采样频率下,ADC的信噪失真比(SNDR)为73.3dB,总功耗为432nW,品质因数(FOM)为11.4fJ/Conv.     

超低功耗逐次逼近寄存器型模数转换器的设计

采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC).为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构.重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局.采用0.18 μm CMOS工艺,该ADC的信噪比(SNR)为72 dB,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40 μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB.整个ADC性能达到设计要求.     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。     

13位高无杂散动态范围的SAR ADC

基于标准0.18μm CMOS工艺,设计了一款采样率为500 kSa/s的13位逐次逼近型模数转换器（SAR ADC）芯片。该转换器内集成了多路复用器、比较器、SAR逻辑电路和数模转换器（DAC）电容阵列等模块,实现了数字位的串行输出。使用7+6分段式电容阵列及下极板采样和电荷重分配原理,有效降低了ADC整体电容值及功耗。使用两级预放大的比较器和电荷存储技术降低了失调误差,比较器精度为0.3 m V。在2.5 V电源电压和500 kSa/s的采样率下,后仿真结果表明,ADC的无杂散动态范围为97.14 dB,信噪比为78.78 dB,有效位数为12.78 bit。     

一种二进制缩放重组电容加权SAR ADC

基于TSMC 180 nm CMOS工艺,设计了一款12位100 KS/s低功耗逐次逼近型模数转换器(SAR ADC).为克服高精度下比较器失调与参考电压抖动对SAR ADC性能的影响,采用二进制缩放重组的方法实现电容加权,提高了SAR ADC的性能.与传统冗余校准技术相比,在未增加额外的冗余电容的情况下实现了校准的功能,并且保证了输入信号的摆幅.另外,采用低功耗开关切换方式、动态比较器和动态SAR逻辑有效降低了功耗.仿真结果表明,在0.7 V电源电压下,采样率为100 KS/s时,SAR ADC的有效位数为11.79 bit,功耗只有0.95μW,FOM值仅2.68 fJ/conv.     

带有失配修正的10-bit 250-KSPS低功耗循环ADC设计

本为提出了一种10-bit 250k采样率（KSPS）的循环模数转换器（ADC）。通过适当的选取电容开关时序,ADC的失调误差被有效的消除。改进的冗余有符号数（RSD）法则能够容忍较大的比较器失调误差与开关电容失配误差。通过采用这种结构,ADC具有了电路结构简单、占用芯片面积低以及低功耗的优点。该循环ADC采用Chartered 0.35 um 2P4M工艺制造,在250k的采样率下,其信号对噪声和失真比（SNDR）为58.5dB,有效位数（ENOB）为9.4bit。该电路在3.3V的电源电压下,功耗为0.72mW,占有芯片面积0.42×0.68 mm2。     

应用于无线传感网络的低功耗10bit 300Ksps多通道逐次逼近型模数转换器的设计

本文给出了一款可应用于无线传感网络的低功耗10bit 300Ksps的逐次逼近型模数转换器(SAR ADC)的设计。采用了单端结构低功耗的拆分式电容阵列DAC和具有轨到轨输入级的比较器来实现本文中的ADC,可以减小功耗同时扩展满量程输入范围。为了实现功耗优化,采用2V的低电源电源供电。设计的ADC还具有4个模拟信号通道,使其更适用于无线传感网络的应用。电路样片采用3.3V 0.35μm 2P4M CMOS工艺实现,占用了1.23mm2的芯片面积,测试结果表明在2V供电166Ksps的采样速率下,ADC的功耗只有200uW,计算得到的信噪比为58.25dB,有效位数为9.38bit,品质因子FOM为4.9pJ/conversion-step。     

一种具有1～128倍可变增益放大器的低功耗Sigma-Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma-Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma-Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明：该Sigma-Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3～5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。     

用于触摸屏控制电路的低功耗模数转换器设计

为了降低触摸屏控制电路的功耗,本文提出了一种低功耗逐次逼近型模数转换器(SAR ADC)。对该SAR ADC所采用的电容阵列数模转换器(DAC)、比较器和逐次逼近寄存器等进行了研究与设计。首先,基于两级并串耦合电容设计电容阵列DAC结构,并设计配套的参考电平转换方案。接着,设计两级全动态比较器,并分析比较器的工作原理。然后,基于动态逻辑设计低功耗低误码逐次逼近寄存器。最后,基于180nm CMOS工艺,在1V电源电压,200kHz采样频率和96.243kHz输入频率条件下对SAR ADC进行了仿真。仿真结果表明:积分非线性误差(INL)和微分非线性误差(DNL)分别为0.222/-0.203LSB和0.231/-0.184LSB,无杂散动态范围(SFDR)为76.56dB,信噪失真比(SNDR)为61.50dB,有效位(ENOB)为9.92位,功耗为0.464μW,品质因素(FOM)值为2.4fJ/Conv.-step。本文设计的低功耗SAR ADC满足触摸屏控制电路应用要求。     

低功耗逐次逼近型模数转换器的设计

本文提出了一种低功耗逐次逼近型（Successive Approximation Register,SAR）模数转换器。电路采用MCS切换方式和二级全动态比较器以及可编程时钟产生电路,以实现低功耗的模数转换器。本设计基于SMIC 130 nm CMOS工艺,电源电压为3.3 V,采样速率为2 MS/s,仿真结果表明,ADC的SFDR为77.6 dB,SNDR为59.2 dB,其能达到9.55 bit分辨率,且功耗仅为0.198 mW。