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针对大规模嵌入式存储器可测性设计技术——存储器内建自测试(MBIST)中的故障诊断问题,介绍了MBIST设计的扩展功能——存储器内建自诊断(MBISD)。在引入存储器内建自测试的基础上,详细分析了存储器内建自诊断模块根据输出故障信息自动分析器件失效原因、并对失效单元进行故障定位和识别的基本原理及其中的关键算法,并用一块SRAM的MBIST设计(采用Mentor公司的MBISTArchitect完成)中的MBISD具体实例进行了仿真验证。存储器内建自诊断的应用,大大提高了存储器的成品率。 相似文献
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嵌入式存储器内建自测试的原理及实现 总被引:12,自引:0,他引:12
随着集成电路设计规模的不断增大 ,在芯片中特别是在系统芯片 SOC( system on a chip)中嵌入大量存储器的设计方法正变得越来越重要。文中详细分析了嵌入式存储器内建自测试的实现原理 ,并给出了存储器内建自测试的一种典型实现。 相似文献
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具体研究on-Chip SRAM的内建自测试及其算法.在引入嵌入式存储器内建自测试的基础上,详细分析on-Chip SRAM内建自测试的具体实现方法,反映出内建自测试对于简化测试程序和缩短测试时间,从而降低测试成本的重要性.详细描述在测试on-Chip SRAM时常用的算法,并具体分析非传统性测试算法——Hammer算法和Retention算法. 相似文献
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一款雷达信号处理SOC芯片的存储器内建自测试设计 总被引:1,自引:1,他引:1
内建自测试(BIST)为嵌入式存储器提供了一种有效的测试方法.详细介绍了存储器故障类型及内建自测试常用的March算法和ROM算法.在一款雷达信号处理SOC芯片中BIST被采用作为芯片内嵌RAM和ROM的可测试性设计的解决方案.利用BIST原理成功地为芯片内部5块RAM和2块ROM设计了自测试电路,并在芯片的实际测试过程中成功完成对存储器的测试并证明内嵌存储器不存在故障. 相似文献
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SoC嵌入式flash存储器的内建自测试设计 总被引:1,自引:1,他引:0
深亚微米技术背景下,嵌入式存储器在片上系统芯片(system-on-a-chip,SoC)中占有越来越多的芯片面积.嵌入式存储器的测试正面临诸多新的挑战。本文论述了两种适合SoC芯片中嵌入式flash存储器的内建自测试设计方案。详细讨论了专用硬件方式内建自测试的设计及其实现,并且提出了一种新型的软硬协同方式的内建自测试设计。这种新型的测试方案目标在于结合专用硬件方式内建自测试方案并有效利用SoC芯片上现有的资源,以保证满足测试过程中的功耗限制,同时在测试时间和芯片面积占用及性能之间寻求平衡。最后对两种方案的优缺点进行了分析对比。 相似文献
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介绍了一种用于测试高速增益单元嵌入式动态随机存储器的内建自测试方案。该方案包括了指令集设计和体系结构设计。四级指令流水线的引入使全速测试成为可能。该设计方案可以通过执行不同的测试指令,对待测存储器执行多种类型的测试,从而达到较高的故障覆盖率。该内建自测试模块被集成在了一个存储容量为8kb的增益单元嵌入式动态随机存储器芯片中,并在中芯国际0.13μm标准逻辑工艺下进行了流片验证。芯片测试结果表明,该内建自测试方案可以在多种测试模式下对待测存储器执行全速测试,提高了测试速度,降低了对自动测试设备的性能要求,提高了测试的效率。 相似文献
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内建自测试技术(BIST)的测试产生和响应压缩方法 总被引:1,自引:0,他引:1
本文分析了内建自测试技术(BIST)的测试产生和响应压缩的各种方法和结构,并提出了适用于层次化自测试结构的BIST测试产生和响应压缩方法。 相似文献
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基于March算法的存储器内建自测试电路能够获得很高的故障覆盖率,但在测试小规模的存储器时暴露出了面积相对比较大的缺点.针对大屏幕Timing Controller芯片"龙腾TC1"中4块640×18 bit SRAM"按地址递增顺序连续进行写操作"的工作特点,提出了一种新的存储器内建自测试方法.该方法按照地址递增顺序向存储器施加测试矢量,避免了直接采用March C算法所带来的冗余测试,简化了内建自测试电路,大大减少了由管子的数量和布线带来的面积开销,可达到March C 算法相同的"测试效果". 相似文献
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随着存储器需求的增加以及制造技术的进步,嵌入式存储器在SOC系统中的地位越来越重要。与传统的分立存储器件测试相比,嵌入式存储器的测试呈现出新的挑战。本文试图全面叙述嵌入式存储器的各种结构,并介绍各种DFT(可测性设计)测试技术,如SCAN〔扫描〕、MBIST(存储器内建自测试)以及BISR(内建自修复)。 相似文献
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介绍了"龙腾"52微处理器测试结构设计方法,详细讨论了采用全扫描测试、内建自测试(BIST)等可测性设计(DFT)技术.该处理器与PC104全兼容,设计中的所有寄存器采用全扫描结构,设计中的存储器采用内建自测试,整个设计使用JTAG作为测试接口.通过这些可测性设计,使芯片的故障覆盖率达到了100%,能够满足流片后测试需求. 相似文献
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LSC87中嵌入式ROM内建自测试实现 总被引:2,自引:1,他引:1
LSC87芯片是与Intel8086配套使用的数值协处理器,体系结构复杂,有较大容量的嵌入式ROM存储器,考虑到与Intel8087的兼容性和管脚的限制,必须选择合适的可测性设计来提高芯片的可测性。文章研究了LSC87芯片中嵌入式ROM存储器电路的设计实现,然后提出了芯片中嵌入式ROM电路的内建自测试,着重介绍了内建自测试的设计与实现,并分析了采用内建自测试的误判概率,研究结果表明,文章进行的嵌入式ROM内建自测试仅仅增加了很少的芯片面积开销,获得了满意的故障覆盖率,大大提高了整个芯片的可测性。 相似文献
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随着片上系统处理的数据增多,数据存储器测试逻辑相应增加,在保证测试功能的同时减小测试电路面积是当下急需解决的问题。基于共享总线结构的存储器内建自测试(MBIST)电路,通过将多个存储器引脚信号进行复用的方式,对存储器进行层次化设计,将物理存储器拼接组成逻辑存储器模块,再整合多个逻辑存储器成为一个大的存储器集模块,MBIST控制器针对存储器集进行MBIST,从而减少测试逻辑数量以达到减小测试电路占用面积的目的。通过实验证明,该结构可以满足MBIST相关需求,相较于针对单颗存储器测试的传统MBIST电路面积减小了21.44%。该方案具有良好的实用性,可以为相关存储器测试设计提供参考。 相似文献
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随着集成电路设计规模的不断增大,在系统芯片SoC(System on a Chip)中嵌入大量的SRAM存储器的设计方法变得越来越重要。文中介绍了SRAM的典型故障类型和几种常用的测试方法,同时详细分析了嵌入式SRAM存储器内建自测试的实现原理以及几种改进的March算法,另外,以16k×32bitSRAM为例,给出了SRAM内建自测试的一种典型实现,并在Altera-EP1S25上实现。 相似文献
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嵌入式存储器的内建自修复设计 总被引:1,自引:1,他引:1
目前,关于嵌入式存储器的内建自测试(MBIST)技术已经日趋成熟。基于这种背景.研究了一种高效的内建自修复(MBISR)方法,试验表明它具有低面积开销和高修复率等优点,保证了嵌入式存储器不仅可测.而且可修复。极大地提高了芯片的成品率。 相似文献
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随着集成电路技术的发展,可测性设计在电路设计中占有越来越重要的地位,内建自测试作为可测性设计的一种重要方法也越来越受到关注。文中首先介绍了内建自测试的实现原理,在此基础上以八位行波进位加法器为例,详细介绍了组合电路内建自测试的设计过程。采用自顶向下的设计方法对整个内建自测试电路进行模块划分,用VHDL语言对各个模块进行代码编写并在QuartusII软件环境下通过了综合仿真,结果表明此设计合理,对电路的测试快速有效。 相似文献
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介绍了几种主要的VLSI可测性设计技术,如内部扫描法、内建自测试法和边界扫描法等,论述如何综合利用这些方法解决SOC内数字逻辑模块、微处理器、存储器、模拟模块、第三方IP核等的测试问题,并对SOC的可测性设计策略进行了探讨. 相似文献
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本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。 相似文献