32位RISC-V处理器中乘法器的优化设计

针对32位RISC-V"蜂鸟E203"处理器的乘法器部分积压缩延时较大的问题,该文改进5-2压缩器,提出一种由新型5-2压缩器和4-2压缩器相结合的Wallace树形压缩结构,压缩基4 Booth编码产生的部分积,提高部分积压缩的压缩效率,优化设计出一种改进的32位有/无符号乘法器,减少乘法指令执行周期和乘法器关键路径...     

32位高速浮点乘法器优化设计

设计了一种用于频率为200 MHz的32位浮点数字信号处理器(DSP)中的高速乘法器.采用修正Booth算法与Wallace压缩树结合结构完成Carry Sum形式的部分积压缩,再由超前进位加法器求得乘积.对乘法器中的4-2压缩器进行了优化设计,压缩单元完成部分积压缩的时间仅为1.47 ns,乘法器延迟时间为3.5 ns.     

模拟乘法器的应用

介绍了模拟乘法器在混频器中的典型应用，它可提高电路的载波抑制比，扩展输入信号的线性动态范围，对不同型号的模拟乘法器的性能进行了对比。     

模拟乘法器的宏模器

本文提出了一个由构造法建立的模拟乘法器的宏模型，该模型可以模拟乘法器的动态特性、静态特性与非线性特性的十几种特性参数，并且电路简单，是一个比较全面而实用的模型。     

三种高速乘法器的实现原理及性能比较

本文介绍了三种高速乘法器架构：阵列乘法器、修正布斯算法(MBA)乘法器、华莱士(WT)乘法器，并对基于以上三种架构的32位乘法器性能进行了比较。选择乘法器，应根据实际应用。从面积、速度、功耗等角度权衡考虑。     

基于矩阵乘法器的MP3解码优化设计

介绍了MP3解码器的工作原理,分析了各个解码环节的计算量和消耗时间。将MP3解码过程中耗时最多的子带综合滤波环节使用矩阵乘法器单元做了优化和改进,提出一种可大幅度提高MP3实时解码效率的软硬件协同设计方法,并在SoC仿真平台上得到实时验证,达到了较好的优化效果。由于SoC的设计方法比较灵活,可以根据实际需要设计硬件模块,所以该设计具有方便、灵活和可靠性高等特点,是工程实用价值较高的解码器。     

微波乘法器的研究

介绍了微波乘法器的基本构成,对微波乘法器的各个部分进行了设计和分析,重点对微波乘法器的灵敏度进行了研究。给出了两路功率不平衡、二极管输入输出电路不匹配、及电桥的相位误差对于乘法器的影响;对低噪声放大、正交网络、微波鉴相及视频放大进行了宽带设计,对微波乘法器进行了可靠性设计、工艺设计和结构设计。在制作工艺方面利用多芯片互连技术及微波MCM工艺技术,实现了微波组件的小型化。     

浮点数乘法器的FPGA实现

研究并完成了基于FPGA的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在MaxplusⅡ上完成了综合仿真测试。     

二元域乘法器的研究

特征为2的椭圆曲线密码的主要运算为标量乘运算,其中二元域的乘法运算性能是影响标量乘运算的重要因素。文章根据Karatsuba—Ofman算法,对256x256的二元域乘法器的实现作了理论分析,进而用速度面积乘积衡量了各种实现,并指出其中的最佳方案,为实际应用的选择提供了参考。并以集成电路的形式作了实现,并对结果进行分析。     

适用于VLSI的一种并行乘法器结构

本文给出了二进制补码和无符号乘法器的通用表达式。对VLSI乘法器的结构进行了讨论。     

一种宽输入范围CMOS模拟乘法器的优化设计

设计了一种基于CMOS工艺设计的宽输入范围的Gilbert单元乘法器.通过在乘法器的输入端加入有源衰减器和电位平移电路,增大了乘法器的输入范围(±4 V).该乘法器采用TSMC 0.35 μm的CMOS工艺进行设计,并用HSpice仿真器对电路进行了仿真,得到了电源电压为±4 V,以及线性电压输入范围为±4 V时,非线性误差小于1.0%,乘法运算误差小于0.3%,x输入端的-3 dB带宽为470 MHz,y输入端的-3 dB带宽为4.20 GHz的良好结果,整个乘法器电路的功耗为2.82 mW.     

一种图像处理用的数字乘法器

本文提出一种图像处理用的数字乘法器电路方案,叙述了用PBOM进行乘法运算的原理,并提出了具体实施方案。     

并行行旁路乘法器的设计与实现

为了进一步降低乘法器运算过程中的延迟,减少功耗,在行旁路乘法器的基础上进一步优化,提出一种并行行旁路(PRB)乘法器,并用有限状态机进行了实现.在行旁路的基础上,通过对乘数进行重新编码并行输出部分积,使乘法运算中产生的部分积数量减少,提高运算速度;利用有限状态机实现PRB乘法器,有效减少了电路中逻辑元件的数量,降低了功耗.在Quartus平台上进行的仿真表明PRB乘法器在整体性能上有较大的改善.     

CMOS四象限乘法器的精确设计

本文提出了一种新型CMOS四象限乘法器,它基于MOSFET的电流-电压平方律模型,采用电压比例电路及四管单元乘法电路使乘法器能精确完成乘法运算。该乘法器的电路结构简单、精确度高及实现四象限相乘的特点,使之在CMOS通信集成电路,信号处理及运算电子系统中有广阔的应用前景。文中对电路的结构进行了详细分析和设计,并给出了HSPICE-Ⅱ模拟结果。     

一种低功耗、高精度四象限模拟乘法器电路

基于双极工艺设计了一种低功耗、高精度四象限模拟乘法器,主要包括:带隙基准源、乘法器单元、运算放大器三个模块。带隙基准包含启动电路和核心带隙模块,带隙基准引入二阶高温补偿使得温漂系数仅为2.3×10^(-6)/℃。乘法器采用基本的吉尔伯特单元作为核心,加入射极反馈电阻提高线性度,实现电流相乘后通过输出运放转换成单端电压输出。运算放大器为标准的差分输入、单端输出,用于对信号的缓冲,增强驱动能力。整体芯片供电电压为±5 V,电压输入范围为-2.5~+2.5 V,典型条件下线性误差仅为0.015%,总谐波失真为0.023%,电源电流为18.89 mA,电源抑制比为88.26 dB。同时端口带有ESD保护结构,保证电路在运输和使用过程中不发生损坏。     

改进型booth华莱士树的低功耗、高速并行乘法器的设计

采用一种改进的基4 BOOTH编码和华莱士树的方案,设计了应用于数字音频广播(DAB)SOC中的FFT单元的24×24位符号定点并行乘法器.通过对部分积的符号扩展、(k:2)压缩器、连线方式和最终加法器分割算法的优化设计,可以在18.81 ns内完成一次乘法运算.使用FPGA进行验证,并采用chartered 0.35 μm COMS工艺进行标准单元实现,工作在50MHz,最大延时为18.81 ns,面积为14 329.74门,功耗为24.69 mW.在相同工艺条件下,将这种乘法器与其它方案进行比较,结果表明这种结构是有效的.     

大数乘法器的设计与硬件实现

RSA算法是目前被认为可以实现安全通信的理想的公钥密码体制之一，其主要操作实际上是一系列基本的大整数模乘运算。本文对模乘部分的核心部件大数乘法器进行了研究，并给出平行四边形大数乘法器的设计思想与硬件实现方法。