基于FPGA的RS编码器的设计与实现

RS码是线性分组码中一种典型的纠错码,既能纠正随机错误,也能纠正突发错误.在现代通信领域越来越受到重视.文中介绍基于FleA使用Verilog-HDL语言的RS(15,9)编码器的设计方法,并在QuartusII 5.0软件环境下进行了功能仿真,仿真结果与理论分析相一致,该设计方法对实现任意长度的RS编码有重要参考价值.     

用FPGA实现数字电缆电视系统中的RS编码器

Ｒｅｅｄ－Ｓｏｌｏｍｏｎ（ＲＳ）码是一种性能优良的线性分组码,在同样的编码冗余度下,ＲＳ码具有最强的纠错能力,在数字差错控制领域得到非常广泛的应用。介绍了用ＦＰＧＡ器件实现ＤＴＶＣ系统中的ＲＳ编码器,分析了其基本原理和实现过程。     

基于FPGA实现RS(255,239)编码器

论文研究了RS码的原理和编码器结构,分析讨论了有限域上的乘、加运算及其实现方法,在此基础上基于FPGA设计了RS(255,239)编码器,并用ALTERA公司的FPGA芯片进行了实现,最后给出了结果分析。文章对基于FPGA的纠错码设计有重要意义。     

RS连续编码器的FPGA设计与实现

介绍了Virtex-Ⅱ系列FPGA(现场可编程门阵列)的时钟管理模块DCM(数字时钟管理器)的结构和功能,详细分析了RS(Reed-Solomon)码编码器的工作过程,提出了一种连续RS编码器设计方案,给出了硬件电路和控制时序图。     

一种低复杂度RS编码器的FPGA实现

提出了一种新的基于标准基的有限域并行常系数乘法器结构,使用该结构设计了低复杂度的RS(204,188)编码器.该编码器由15个常系数乘法器构成.每个常系数乘法器通过共享一些相同硬件操作,使得编码器中异或门XOR的数目减少了30%左右.最后在FPGA上实现了该编码电路,并用QuartusⅡ7.2自带的SignalTap逻...     

RS(255,223)编译码器的设计与FPGA实现

介绍了RS(255,223)编译码器的设计,并根据编译码器的不同特点,采用不同结构的GF(28)乘法器.编码器利用多项式除法,采用并行结构;译码器采用Euclid算法,关键模块采用了串并结合的结构.同时给出了算法的FPGA实现,按照自上而下的设计流程,在保证速度的同时最大限度地减少了资源占用.     

基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。     

DVB-C系统中RS编码器的设计与实现

详细介绍了 DVB-C 系统中 RS 编码器的工作原理,介绍了有限域常数乘法器的实现方法;首先,通过编写 M 文件实现RS(204,188)编码器并在 MATLAB 中对其进行模拟仿真,然后,采用 VHDL 语言编写 RS 编码器的 RTL 代码并在 MODELSIM 中对其进行功能仿真,最后,对两种测试环境下的仿真结...     

基于FPGA的DVB-C系统编码器的设计

基于欧洲标准的数字电视通信系统,介绍了DVB-C系统硬件的实现方法,并介绍了DVB-C系统编码器的构造,提出基于FPGA的DVB-C编码器的实现方案,对其中的每个构成模块做了介绍。该设计方案符合DVB-C标准,并给出了整个编码器的仿真结果。     

RS通信编码器的优化设计及FPGA实现

RS码是纠错能力很强的一类线性纠错码类,被广泛用于各种通信系统和计算机存储系统中。介绍了一种优化编码生成多项式RS编码器的设计方法,用VHDL语言编写,利用ISE9.0软件仿真,烧写入FPGA,验证该RS编码方法正确。     

RS(31,27)高速编译码器的FPGA实现

RS码是目前最有效、应用最广泛的差错控制编码方法之一.该文深入研究了RS编解码的原理,对相关算法进行优化.并在FPGA上实现了(31,27)编解码器.由仿真结果验证了该编解码器占用系统资源少,运行时间快,能够满足通信系统上的要求.     

基于FPGA的RS译码器实现

RS码以强大的纠错能力得到广泛的应用，以往的译码器的硬件实现总是很复杂，资源利用较多，译码周期也较长．文中采用Blahut算法，先用MATLAB进行了软件仿真，并验证了算法的正确性，然后用FPGA实现了RS（31，15）译码器的设计．在硬件设计中优化了原来的电路结构，减少了一个迭代周期，从而一定程度上提高了译码器的译码速度，而FPGA实现复杂度也较低．     

基于FPGA的直接转矩控制系统设计

结合FPGA、DTC及NNC的特点，在FPGA中设计实现DTC并引入神经网络控制器，对电机运行性能的提高将会有其他设计平台难以媲美的优点和潜力。FPGA的快速实时响应及强大的并行处理能力，无疑是DTC和NNC必要的条件。实验证明了该方案设计的可行性，并取得了较好的磁链和速度控制效果。     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

基于FPGA的光纤传输系统的设计与实现

该文通过Xilinx Virtex-5系列FPGA（Field-Programmable Gate Array）的GTP模块做数字信号处理,通过SFP（Small Form-Factor Pluggable）封装的光模块做光纤信号转换,实现了2Gbps和3Gbps速率的光纤传输系统的设计,其在各种接收机系统、光纤传输系统、通讯系统中具有广泛应用。     

基于FPGA的变电站环境动力监控系统的设计

简述了CAN(Controller Area Network)总线的现状和由FPGA实现的优势,由此设计了一种基于FPGA(Field-Programmable Gate Array)的CAN总线控制器,研发了一套基于此控制器的变电站环境动力监控系统,实现了对影响变电站安全运行的因素的在线监测。重点论述了该系统的整体结构、功能以及硬件电路设计及软件实现。实践证明,该系统性能可靠,准确率高,具有较高的使用价值。     

一种基于FPGA的RS解码方法的实现

RS码作为一种具有很强纠错能力的BCH码,同时它更是一类最强大并被广泛使用的前向纠错码.针对常用RS解码实现出现的延时及资源占用较大的问题,本设计采用改进的能够有效避免除法回路的BM算法实现RS解码中的关键方程求解,在研究改进BM算法基础上,增加不大的资源占用的同时,有效提高其处理速度.     

基于FPGA的级联编码系统的设计与实现

基于IESS-308标准设计了里德-所罗门码和卷积码的级联编码方案,解决了级联编码系统设计中的关键问题,提出了系统的同步策略,在现场可编程门阵列上实现了整个系统,并在硬件平台上对级联编码系统进行了性能测试。测试结果表明,实测值与理论值一致,从而验证了方案的正确性。该方案具有较强的通用性,经适当修改,可满足其他传输标准的要求。