面向E级超算系统的众核片上存储层次研究

当前众核已成为构建高性能计算（HPC）超级计算机的主流微处理器架构，为HPC领域E级超算提供强大的算力。随着众核处理器片上集成的运算核心数量不断增加，众多核心对存储资源竞争愈加激烈，“访存墙”问题越来越突出。众核片上存储层次是缓解“访存墙”问题并帮助HPC应用更好地发挥众核处理器的计算优势以提升实际应用性能的重要结构。众核片上存储层次的设计对众核片上系统性能、功耗和面积具有重要影响，是众核结构设计中的重要环节，也是业界的研究热点。由于众核芯片发展历史和片上微体系结构设计技术的不同，以及所面向的应用领域需求不同等原因，目前的HPC主流众核片上存储层次结构并不单一，但从横向比较和各处理器自身纵向发展趋势，以及从HPC与数据科学、机器学习不断融合发展带来的应用需求变化来看，SPM+Cache的混合结构最可能成为今后HPC E级超算系统众核处理器片上存储层次设计的主流选择。在面向E级计算的软件和算法层面，开展针对众核存储层次特点的设计与优化，可以帮助HPC应用更好地发挥众核处理器的计算优势，从而有效提升实际应用性能，因此面向众核片上存储层次特点的软件及算法设计与优化技术也是业界的研究热点之一。...     

一种自主设计的面向E级高性能计算的异构融合加速器

高性能计算(high performance computing,HPC)是推动科学技术发展的基础性领域之一,当前,作为超级计算机系统"下一个明珠"的E级高性能计算时代已经来临.面向E级高性能计算的加速器领域成为了全球高端芯片的竞技场.国际上,AMD、英伟达和英特尔公司已经占据这一领域多年.作为国内最早开始自主处理器设...     

基于高性能计算环境的HPC算力编程模式

【目的】随着云计算、大数据、人工智能等技术的兴起和广泛应用,促进了基于多元算力的融合计算发展。在国家“东数西算”战略的指引下,充分发挥HPC算力优势,提供新型HPC算力编程模式,是新一代计算基础设施可编程能力的重要变革。【方法】分析了高性能计算环境服务模式发展和现有计算环境下不同的编程模式,提出了基于高性能计算环境的HPC算力编程模式HPC as a function,定义了HPC算力和任务模式的基本抽象,以及HPC算力编程模式的参考体系结构。【结果】HPC算力编程模式可支持科研业务中融合计算对HPC算力的基本需求,可将适用于HPC的计算任务分发到合适的计算资源执行并有效管理,相比传统的工作流系统提供了更大的灵活性和可编程性。【结论】HPC算力编程模式可望有效提高“东数西算”计算基础设施的可编程性。     

一种基于国产异构众核处理器的C++智能源码转换框架

国产异构众核处理器是我国打破国际技术壁垒,在高性能计算领域取得突破的关键环节.围绕国产超算的软件生态环境建设,采用智能源码转换的方法盘活海量多核架构的遗产代码是加速软件研发效率,推动领域发展的重要途径.针对国产运算核心不支持C++编译的现状,基于开源的ANTLR语言翻译工具,提出了一种面向异构众核处理器的智能化C++语...     

红榜

英特尔公布下一代高性能计算平台细节 英特尔公司日前公布了专为高性能计算（HPC）设计的、基于英特尔至强处理器和英特尔集成众核（Intel MIC）架构的下一代平台的细节,以及全新的、旨在引领行业于2018年实现百亿亿级（Exascale）性能的研发投资计划。     

应用驱动的并行程序性能优化研究

从应用角度出发,分析、归纳各种应用中的核心计算过程,利用符合多核处理器芯片架构的并行计算模型对这些核心计算过程进行优化,得出可以被重复利用的高性能可扩展的软件库,它既可以支持新应用的高效开发,也可以保证程序性能的可扩展性。以分层并行计算模型思想为指导,从应用驱动的并行程序性能优化的角度出发,首先提出了面向多核处理器芯片体系结构的并行算法设计模型,在此基础上对并行扫描算法进行分析优化,得出新的具有良好扩展性、高性能的g-scan算法。之后深入研究13种核心计算实体之一的稀疏线性代数计算实体,应用g-scan算法设计实现了新的稀疏矩阵-向量运算算法,并将其应用于结构工程领域中广泛使用的有限元分析,大大提升了其执行效率。     

飞行器多学科设计与仿真的HPC体系架构研究

通过分析飞行器总体多学科设计与仿真分析软件的高性能并行计算HPC特性,提出了适应复杂飞行器总体并行协同设计、大规模计算分析与多学科联合仿真验证等任务的HPC体系架构.首先分析了当前高性能计算(HPC)体系结构分类及特点;明确了各种主流计算系统的适应面,其次详细地分析了常用飞行器总体多学科设计与仿真求解器的算法特点及对高性能计算资源的系统要求.最后,提出了一种能够解决飞行器气动力/热、结构、电磁、控制等学科协同设计、计算、仿真验证的HPC体系架构;为相关领域构建适应性及可用性良好的HPC系统起到很好的参考作用.     

英特尔披露未来高性能计算系统构建模块细节

正2014年11月21日,于11月17日在美国新奥尔良召开的超级计算大会上,英特尔公司披露了多项全新的增强型技术,进一步巩固其在高性能计算(HPC)领域的领导地位。这些技术包括披露了未来的新一代的英特尔至强融核?处理器(代号Knights Hill),以及英特尔Omni-Path架构——一种针对HPC部署而优化的全新高速互连技术的架构及性能细节。     

忘掉“频率”与“架构” CPU技术发展新方向

处理器的发展已经到了一个新关口，英特尔在抛弃高频率路线之后，以多核和内部架构的改进作为主要方向：AMD则开始谋求协处理加速机制，SUN公司在UltraSparc T1/T2处理器中采用专用化设计，IBM和Cell则以前卫的分式计算理念打造超级计算系统，无论是传统的x86体系还是RISC体系，都在积极谋求更卓越的运算性能，     

技术新闻

英特尔公布下一代高性能计算平台的细节11月15日,在西雅图召开的SC11大会上(2011超级计算大会),英特尔公司公布了专为高性能计算(HPC)设计的、基于英特尔至强处理器和英特尔集成众核(IntelMIC)架构的下一代平台的细节,以及全新的、旨在引领行业于2018年实现百亿亿级(Exascale)性能的研发投资计划。     

863“嵌入式可重构移动媒体处理核心技术”重点项目申请指南

面向多种媒体处理、可扩展、高性能和低功耗的嵌入式可重构处理器是未来移动媒体处理和高性能并行移动计算的技术发展方向,其体系结构应兼顾通用架构的灵活性与定制架构的高效性,在高密度信号处理的嵌入式应用领域具有广阔的发展前景。     

基于存储计算的可重构加速架构设计

为降低存储墙以及传统的冯诺依曼瓶颈对计算系统高性能和低功耗设计带来的影响,提出一种基于存储计算的硬件加速架构。将排列规则的存储阵列转化为可重构的计算源,在保证原来存储功能的情况下,完成特定运算,实现存储和计算的双重功能;采用后台数据传输机制隐藏处理器和片外存储计算逻辑通信的延时,充分利用存储器的块状组织结构,以高带宽实现不同任务的并行计算,提高系统性能。实验结果表明,相对于传统的加速结构,采用该架构可以使系统以低于2%的硬件开销,提升至少2倍性能。     

英特尔架构为亚太地区生命科学研究蓄力

近日,英特尔公司副总裁兼英特尔架构事业部企业平台部副总经理AbhijitY.Talwalkar先生来到北京向业界详述了IA架构的发展方向,并期望基于英特尔架构的高性能计算(HPC)集群和服务器目前一如继往为亚太地区数十个新的生命科学和生物IT计划提供强大动力。据介绍,英特尔安腾处理器将扩展至低功耗和低成     

CNN景象匹配算法的加速设计与FPGA实现

基于卷积神经网络的景象匹配算法较传统方法具有更高的匹配精度、更好的适应性以及更强的抗干扰能力。但是,该算法有海量的计算与存储需求,导致在边缘端部署存在巨大困难。为了提升计算实时性,文中设计并实现了一种高效的边缘端加速计算方案。在分析算法的计算特性与整体架构的基础上,基于Winograd快速卷积方法,设计了一种面向特征匹配层的专用加速器,并提出了利用专用加速器与深度学习处理器流水线式计算特征匹配层和特征提取网络的整体加速方案。在Xilinx的ZCU102开发板上进行实验发现,专用加速器的峰值算力达到576 GOPS,实际算力达422.08 GOPS,DSP的使用效率达4.5 Ope-ration/clock。加速计算系统的峰值算力达1 600 GOPS,将CNN景象匹配算法的吞吐时延降低至157.89 ms。实验结果表明,该加速计算方案能高效利用FPGA的计算资源,实现CNN景象匹配算法的实时计算。     

基于CUDA的位并行近似串匹配算法

为满足文本检索、计算生物学等领域海量数据匹配对高性能计算的要求,提出一种基于计算统一设备架构(CUDA)的位并行近似串匹配算法。结合图形处理器(GPU)的高并行计算结构及存储带宽特性,通过优化数据存储方式,实现并行化动态规划矩阵算法(BPM)的加速,并对加速性能进行对比测试。实验结果表明,BPM算法通过GPU加速能获得20倍左右的加速比。     

全球高性能计算机大多采用英特尔技术

2009年6月23日,德国汉堡市——根据最新公布的全球高性能计算TOP500名单,越来越多的高性能计算机正在采用英特尔处理器。三个月前刚刚发布的英特尔~(?)至强~(?)5500系列处理器更是受到了高性能计算(HPC)领域的追捧——33套高性能计算系统凭借该处理器在计算能力上的大幅度提升,迅速占领TOP 500榜单上的重要位置。     

基于FPGA快速实现定制化RISC-V处理器

随着RISC-V指令集的流行,出现了一批应用于IoT智能硬件、嵌入式系统、人工智能芯片、安全设备及高性能计算等不同领域的开源和商业IP软核。性能、功耗和面积三者之间的平衡需要指令集可裁剪、易扩展,以及软件开发环境的配套支持。为此,按照增加自定义指令、扩展ALU功能单元、连接控制信号和数据通路、FPGA原型验证、定制交叉编译环境和应用程序测试的流程,基于FPGA快速实现了定制化RISC-V处理器。以加速矩阵运算为例,基于FPGA在开源IP蜂鸟E203上设计了一条计算向量内积的自定义指令,并在FPGA上进行了原型验证。应用测试程序表明,定制化的RISC-V处理器的计算性能有显著提升,矩阵乘法运算的性能加速比达到了5.3～7.6。     

基于ParaViewWeb架构的GPU高性能运算实现

针对智能手机、平板电脑等移动终端计算能力有限的问题,提出一种基于网络的通用计算服务平台。该平台以服务的方式为移动终端提供远程计算支持,增强其进行复杂运算的能力。利用ParaViewWeb架构的可扩展性,将高性能GPU通用计算与ParaViewWeb架构结合,在保留ParaViewWeb原有的三维数据分析与可视化功能的基础上,扩展其远程调用服务器GPU运算资源的能力。选取医学图像滤波算法为实验对象,验证了该平台的有效性,结果表明对比本地应用,基于网络的应用取得了显著加速。     

基于RISC-V指令集的向量控制模块验证实现

RISC-V指令集架构具有永久开源、指令集精简且高效、处理器微架构模块化、架构扩展性强等特点,在云计算、边缘计算、车载智能计算等领域的应用日渐广泛,其向量扩展部件可以大幅度提高计算机的运算效率,减少不必要的硬件开销。随着处理器运算能力增强和寄存器位数扩展等硬件的进一步发展,向量部件已成为处理器芯片架构中的常用技术,可用来增强处理器性能。向量控制模块是向量部件的核心控制单元,具有时序关系复杂、规范难以描述等特点。本文针对向量控制模块特点,优化设计验证流程,构建高效率验证平台,以功能覆盖率和代码覆盖率为牵引量化验证进度。通过RISC-V向量控制模块验证,有效提升向量控制模块的可靠性,降低流片风险,减轻子系统级验证和系统级验证负担,使之专注于互联、交互响应和接口验证。     

算力网络研究进展综述

摘 要：随着新型网络业务和应用的不断发展与成熟,云计算、边缘计算、智能终端设备得到了快速发展,计算资源呈现出泛在部署的趋势,如何高效协同地利用这些泛在计算资源成为当前网络领域研究的一项重要新课题。在此背景下,算力网络（CFN,compute first networking）的概念被提出,并引起了广泛的关注,其基本思想是将算力和网络深度融合,协同分布式的计算资源,提升计算资源的利用率,同时改善用户的网络服务体验。首先分析了算力网络的提出背景和研究现状,然后介绍算力网络的基本架构、工作流程,以及算力网络的关键技术,最后对算力网络发展方向以及面临挑战进行分析。