一种65 nm CMOS 60 GHz高增益功率放大器

设计了一种基于65 nm CMOS工艺的60 GHz功率放大器。采用共源共栅结构与电容中和共源级结构相结合的方式来提高功率放大器的增益,并采用两路差分结构来提高输出功率。采用片上变压器作为输入/输出匹配及级间匹配,以减小芯片的面积,从而降低成本。采用Cadence、ADS和Momentum等软件进行联合仿真。后仿真结果表明,在工作频段为60 GHz时,最大小信号增益为26 dB,最大功率附加效率为18.6%,饱和输出功率为15.2 dBm。该功率放大器具有高增益、高效率、低成本等优点。     

一种60 GHz CMOS高效率功率放大器

为了满足短距离无线高速传输的应用需求,基于SMIC 90 nm 1P9M CMOS工艺,设计了一种可工作在60 GHz的功率放大器(PA)。该PA为单端三级级联结构。采用顶层金属方法,设计具有高品质因子的小感值螺旋电感,用于输入、输出和级间匹配电路,以提高电路的整体性能。通过减少传输损耗和输出匹配损耗,提高了附加功率效率。仿真结果表明,在1.2 V电源电压下,该PA的功率增益为17.2 dB,1 dB压缩点的输出功率为8.1 dBm,饱和输出功率为12.1 dBm,峰值功率附加效率为15.7%,直流功耗为70 mW。各性能指标均满足60 GHz通信系统的要求。     

A 50 to 70 GHz Power Amplifier Using 90 nm CMOS Technology

A 50 to 70 GHz wideband power amplifier (PA) is developed in MS/RF 90 nm 1P9M CMOS process. This PA achieves a measured P_sat of 13.8 dBm, P_{1 dB} of 10.3 dBm, power added efficiency (PAE) of 12.6%, and linear power gain of 30 dB at 60 GHz under V_DD biased at 1.8 V. When V_DD is biased at 3 V, it exhibits P_sat of 18 dBm, P_{1 dB} of 12 dBm, PAE of 15%, and linear gain of 32.4 dB at 60 GHz. The MMIC PA also has a wide 3 dB bandwidth from 50 to 70 GHz, with a chip size of 0.66 times 0.5 mm². To the author's knowledge, this PA demonstrates the highest output power, with the highest gain among the reported CMOS PAs in V-band.     

A 86 to 108 GHz Amplifier in 90 nm CMOS

This letter presents a CMOS amplifier with 22 GHz 3-dB bandwidth ranging from 86 to 108 GHz. The amplifier is implemented in 90 nm mixed signal/radio frequency (RF) CMOS process using three-stage cascode RF NMOS configuration. It achieves a peak gain of 17.4 dB at 91 GHz from the measured results. To our knowledge, this is the highest frequency CMOS amplifier reported to date.     

A 5.8 GHz 1 V Linear Power Amplifier Using a Novel On-Chip Transformer Power Combiner in Standard 90 nm CMOS

A fully integrated 5.8 GHz Class AB linear power amplifier (PA) in a standard 90 nm CMOS process using thin oxide transistors utilizes a novel on-chip transformer power combining network. The transformer combines the power of four push-pull stages with low insertion loss over the bandwidth of interest and is compatible with standard CMOS process without any additional analog or RF enhancements. With a 1 V power supply, the PA achieves 24.3 dBm maximum output power at a peak drain efficiency of 27% and 20.5 dBm output power at the 1 dB compression point.     

A W-Band Medium Power Amplifier in 90 nm CMOS

A W-band CMOS medium power amplifier (PA) is presented in this letter. The circuit is implemented in 90 nm mixed signal/radio frequency CMOS process. By utilizing balanced architecture, the PA demonstrated a measured maximum small signal gain of 17 dB with 3 dB bandwidth from 91 to 108 GHz. The saturation output power $(P_{rm sat})$ is 12 dBm between 90 and 100 GHz for $V_{rm ds}$ of each transistor at 1.5 V. To our knowledge, this is the highest frequency CMOS PA to date.      

2.4GHz CMOS高线性功率放大器

采用A类与B类并联的结构,设计了一种2.4GHz高线性功率放大器.输入信号较小时,A类放大器起主要作用;随着输入信号的增大,B类放大器起的作用越来越明显,来补偿A类的压缩,由此显著提高了放大器的线性度.电路主体为共栅管采用自偏置方法的共源共栅结构,提升了功放大信号工作时的可靠性.电路采用中芯国际0.13 μmCMOS工...     

一种SiGe BiCMOS 140 GHz高增益功率放大器

基于IHP 130 nm SiGe BiCMOS工艺,设计了一种中心频率为140 GHz 的三级Cascode结构的功率放大器。该放大器由两个驱动级和一个输出功率级组成,输入、输出和级间匹配均采用微带线实现。设计中,选用最佳尺寸的晶体管,通过分析得到最佳偏置电流和最佳偏置电压,从而获得最大的电压摆幅,以提高输出功率。仿真结果表明,在120~160 GHz的工作频带中,该放大器的最高增益为28 dB,饱和输出功率为16.2 dBm, 功率附加效率为20%,功耗为220 mW。     

基于CMOS工艺的一种低功耗高增益低噪声放大器

采用0.18μm CMOS工艺,两级共源结构实现了低功耗高增益的低噪声放大器设计。共源结构的级联采用电流共享技术,从而达到低功耗的目的。电路的输入端采用源极电感负反馈实现50Ω阻抗匹配,同时两级共源电路之间通过串联谐振相级联。该LNA工作在5.2 GHz,1.8 V电源电压,能提供20 dB的增益(S21为20 dB),而噪声系数为1.9 dB,输入匹配较好,S11为-32 dB。     

一种高效率2.4 GHz CMOS E类功率放大器

基于IBM SOI 0.18 μm CMOS工艺,设计了一种高功率附加效率(PAE)的E类功率放大器,由驱动级和输出级两级构成。驱动级采用E类结构,使输出级能更好地实现开与关。输出级采用电感谐振寄生电容,提高了效率。输出级的共栅管采用自偏置的方式,防止晶体管被击穿。两级之间使用了改善输出级电压和电流交叠的网络。仿真结果表明,在2.8 V电源电压下,工作频率为2.4 GHz时,功率放大器的输出功率为23.17 dBm,PAE为57.7%。     

一种55 nm CMOS 5 GHz高效E类射频功率放大器

为了减小功率放大器的功率损耗、提高功率附加效率,基于TSMC 55 nm CMOS工艺,设计了一种工作频率为5 GHz的高效率E类射频功率放大器。采用包含驱动级的两级电路结构,提高了电路的功率增益。对负载回路进行优化设计,改善了漏极电压与电流波形交叠的问题,进而提升了效率,同时降低了漏极电压的峰值,缓解了晶体管的击穿压力。仿真结果表明,电源电压为2.5 V时,该放大器的输出功率为21.2 dBm,功率附加效率为53.1%。     

基于SiGe工艺的高增益射频功率放大器

基于0.13μm SiGe HBT工艺,设计应用于无线局域网(WLAN)802.11b/g频段范围内的高增益射频功率放大器.该功放工作在AB类,由三级放大电路级联构成,并带有温度补偿和线性化的偏置电路.仿真结果显示:功率增益高达30dB,1dB压缩点输出功率为24dBm,电路的S参数S11在1.5～4GHz大的频率范围内均小于-17dB,S21大于30dB,输出匹配S22小于-10dB,S12小于-90dB.最高效率可达42.7%,1dB压缩点效率为37%.     

基于90 nm CMOS工艺的37 GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3 GHz,电源电压为1.2 V,功耗为24 mW。芯片采用TSMC 90 nm CMOS工艺设计制造,并给出了测试结果。     

1.8 GHz CMOS高效率E类功率放大器

电子产品的低功耗设计已成为研究的热点,低功耗、高效率功率放大器已成为降低系统功耗的关键所在.E类功率放大器是一种开关模式的功率放大器,理论上可以达到100%的漏极效率,具有广泛的应用前景.论述了用标准CMOS工艺实现高效率E类功率放大器所面临的诸多挑战以及一些相应的解决措施,并以0.18μm CMOS工艺设计了包含驱动级的两级结构的E类功率放大器.Spectre仿真结果表明,所设计的功率放大器在 25.5 dBm的输出功率时,具有52.8%的功率附加效率.     

一种30 MHz～3 GHz宽带高增益功率放大器

基于0.25 μm GaAs PHEMT 工艺,设计了一种可应用于甚高频和超高频的宽带高增益功率放大器。该功率放大器采用两级级联结构来克服功率增益的不足,采用堆栈结构来实现平坦的增益和输出功率。仿真结果表明,该功率放大器的工作带宽为30 MHz~3 GHz,小信号增益为(38.2±1.6)dB,输入输出回路损耗在-10 dB以下。在连续波测量模式下,输出1 dB压缩点为(35.3±1.0)dBm,功率附加效率为16.8%~11.0%。     

一种高增益的CMOS差分跨导放大器

本文设计了一种可用于∑△A/D转换器的全差分跨导放大器（OTA）。本放大器采用0.6μm工艺实现，其两级间使用共源共栅补偿、并采用了动态共模反馈，其标定动态范围（DR）为82.8dB、开环直流增益为90.9dB，在最坏情况下需要84.3ns以稳定到0.1%的精度。     

CMOS高线性变增益放大器

设计了用于无线接收机的中频变增益放大器.该放大器由运算放大器和电阻反馈网络组成.分析了闭环变增益放大器产生失真的原因,通过提高输出电阻的线性等方法降低了输出大信号的失真.设计的全差分变增益放大器使用韩国"东部"CMOS 0.25 μ m工艺,电源电压3.3V,在2Vpp差分输出下,失真低于-80dB,放大器功耗3mW.     

基于40 nm CMOS工艺的高效率功率放大器设计

针对硅基毫米波功率放大器存在的饱和输出功率较低、增益不足和效率不高的问题,基于TSMC 40nm CMOS工艺,设计了一款工作在28GHz的高效率和高增益连续F类功率放大器。提出的功率放大器由驱动级和功率级组成。针对功率级设计了一款基于变压器的谐波控制网络来实现功率合成和谐波控制,有效地提高了功率放大器的饱和输出功率和功率附加效率。采用PMOS管电容抵消功率级的栅源电容,进一步提高线性度和增益。电路后仿真结果表明,设计的功率放大器在饱和输出功率为20.5dBm处的峰值功率附加效率54%,1dB压缩点为19dBm,功率增益为27dB,在24GHz~32GHz频率处的功率附加效率大于40%。     

基于90nm CMOS工艺的12GHz二分频器

采用90 nm CMOS工艺,实现了一个基于电流模式逻辑的12 GHz二分频器.该分频器具有很宽的锁定频率范围(1～12 GHz),在输入信号频率为8 GHz时,输入灵敏度达到-30 dBm.分频器工作在1.2 V电源电压下,消耗的电流大约为1.5 mA.给出了该设计的后仿真结果.     

基于55 nm CMOS工艺的2.5 Gbit/s高灵敏度跨阻放大器

基于55 nm CMOS工艺,设计了一种工作速率为2.5 Gbit/s的高灵敏度跨阻放大器(TIA)。TIA输入级电路采用三级反相器级联结构。为了提高动态范围,采用了双自动控制增益(AGC)电路来调节反馈电阻阻值。输入级电路后级的三级差分放大器进一步放大电压信号,并运用有源电感峰化技术来提高带宽,最后进行缓冲器输出。为了降低跨阻放大器的噪声,设计了基准带隙电路和电压偏置电路,采用温度补偿技术来保证芯片的温度稳定性。电路仿真结果表明,在误码率BER=1×10-12情况下,TIA的后仿真灵敏度为-30.2 dBm, 跨阻增益为87.5 dBΩ,带宽为1.8 GHz。在3.3 V电压的条件下,功耗为119.4 mW。