基于FPGA的级联编码系统的设计与实现

基于IESS-308标准设计了里德-所罗门码和卷积码的级联编码方案,解决了级联编码系统设计中的关键问题,提出了系统的同步策略,在现场可编程门阵列上实现了整个系统,并在硬件平台上对级联编码系统进行了性能测试。测试结果表明,实测值与理论值一致,从而验证了方案的正确性。该方案具有较强的通用性,经适当修改,可满足其他传输标准的要求。     

RS与卷积级联码在Rice信道中的性能分析

针对Rice信道的特性,采用RS码与卷积码进行级联的纠错编码方案,使用matlab对其在Rice信道上的纠错性能进行仿真分析。结果表明,在Rice信道上,RS和卷积的级联码是一种易于实现且性能优越高效的纠错码,有较高的实用价值。     

基于级联码的差错控制系统的设计与实现

介绍了级联码编码与译码的设计和实现。该级联码由RS码、卷积码以及郑交织器构成。编码电路可用CPLD实现，译码采用AHA4210芯片完成，速度快。编译码的各种参数和过程由软件控制，非常灵活。通过加载不同的软件可以在同一硬件平台上实现多种的级联、RS码、卷积码或是卷交织器。在工程中有很高的实用价值。     

一种高速RS码与LDPC级联码编码器设计及硬件实现

提出了一种高速RS+QC-LDPC级联码编码器,介绍了这种级联码在FPGA平台上的实现方法,并对其性能进行了评估.重点介绍了RS+QC-LDPC级联码的各种优化技术,如基于二次扩展的QC-LDPC编码方法,采用交织技术,合理的搭配RS码和QC-LDPC码的码长、码率以达到最好的性能.经过优化,级联码编码器的吞吐量可以达到2.25G bit/ s以上.     

可变码率BCH码编译码的FPGA实现

为了克服LDPC的误码平台,可采用BCH码与LDPC的级联。在参考了多种编译码结构的基础上,针对二进制BCH码,介绍了适合码率可变的编译码方法,包括短时延的编码,译码中的伴随式计算、错误位置多项式的计算、错误位置的求解、逆元素的求解和相关控制存储等模块所采用的算法及FPGA实现的硬件结构。通过测试,该算法结构占用FPGA资源适中,整体硬件实现可靠,在工作时钟为150MHz时,数据吞吐速率达到100MHz以上。     

多用户数传下RS+CC级联码应用

星载交换系统通常采用时分多址(TDMA,Time Division Multiple Acess)或频分多址(FDMA,Frequency Division Multiple Acess)传输体制,与之相对应的RS+CC级联码通常采用多路并行编译码的方法或使用具有多通道译码功能的卷积译码器,这两种方法实现简单,但随用户数的增大,硬件规模、存储空间资源需求将变得十分庞大,以致于难以在星载交换系统上实现。提出了一种通过帧结构设计,采用单个高速编译码器处理多路低速数据流的方法可以解决上述问题。通过对比分析,该文所提出的方案硬件资源占用最少、存储空间需求适中、实现简单,且传输效率几乎没有损失,适用于星载交换系统。     

RS与卷积码的级联在Rayleigh衰落信道中传输数字信号的性能

该文结合单级编码的性能与信道调制特性,从理论上计算了RS与卷积码级联在瑞利信道上的误比特率,建 立了应用此级联码的计算机仿真模型,得到仿真结果,并与理论上限进行了比较,表明此种方案在抗衰落方面优秀的性能。     

迭代译码的级联Reed-Solomon乘积码与卷积码

该文提出用Reed Solomon(RS)乘积码作为外码,卷积码作为内码的级联码方案并且内外码间用Congruential向量生成的交织图案对RS码符号进行重排列。对此级联码采用的迭代译码基于成员码的软译码算法。当迭代次数达到最大后,通过计算RS码的校正子,提出一种纠正残余错误的方法,进一步提高了系统的误比特性能。仿真结果表明,在AWGN信道中与迭代译码的级联RS/卷积码相比,当误比特率为1e-5时,新系统的编码增益大约有0.4 dB。     

RS+卷积级联码在无线本地环路中的性能分析

本文描述了一种适用于无线本地环路信道编译码器的编码方案，即采用（2，1，23）卷积码为内编码，GF（24）域上的RS（15，9，7）码为外编码的级联码，并对组联码的参数选取、误码性能进行了分析和仿真，最后提出了硬件设计方案。这是一种实用可行的编码方案。     

基于HDTV系统的串行级联译码器设计与实现

通过对串行级联码编译码原理的研究分析，结合串行级联码在通信系统中的纠错性能仿真，从硬件实现的角度，提出了串行级联编译码器的总体实现方案。最后基于FPGA电路实现了串行级联的译码，并通过了可编程器件的验证，同时给出了在Quartus环境下的仿真波形，     

循环汉明码编译码器的设计与FPGA实现

分析了循环码的特性,提出一种循环汉明码编译码器的设计方案。编译码器中编码采用除法电路,译码采用梅吉特译码器,易于工程应用。对编译码器在FPGA上进行了实现,通过参数化设置,具有较高的码率,适用于(255,247)及其任意缩短码的循环汉明码,并给出了译码器的仿真和测试结果。结果表明:编译码器运行速率高、译码时延小,在Virtex-5芯片上,最高工作时钟频率大于270 MHz。在码组错误个数确定的系统应用中,可以有效降低误码率,一般可将误码率降低一个量级。实践表明,该设计具有很强的工程实用价值。     

基于FPGA的卷积码编译码器

基于卷积码的编译码原理,使用VHDL语言和FPGA芯片设计并实现了(2,1,3)卷积码编译码器.其中译码器设计采用"截尾"的Viterbi译码算法,在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施,节省了存储空间,提高了设计性能.最后通过仿真验证了设计的正确性与合理性.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

基于FPGA的IRIG-B码解码器的实现

介绍了一种基于FPGA的IR IG-B码解码的硬件实现新方法。工程应用结果表明其具有简单实用、精度高、抗干扰性强等优点。     

卷积码编码器和Viterbi译码器的FPGA实现

介绍了目前在数字无线通信中常用的一种向前纠错编码卷积码编码和Viterbi解码的原理，并采用TOP-DOWN的设计思想，利用相关的EDA工具软件进行设计。并将卷积码编码器、Viterbi译码器设计下载到Altera公司的FPGA芯片上进行仿真，得到了预期的设计结果。     

一种基于FPGA的RS编译码器设计与实现

RS码是线性分组码中具有很强纠错能力的多进制BCH码,其在纠正随机错误和突发错误方面非常有效,因此被广泛应用于通信和数据存储系统。本文提出了一种实现复杂度低、高效率的RS编译码器实现电路,包含RS编码器、Horner准则的伴随式计算、BM算法、Chien搜索等模块,以RS(15,9)为例运用VHDL在ISE14.6软件环境下进行了功能仿真,结果与Matlab得到的理论结果一致。该方法适用于任意长度的RS编码,有着重要的应用价值。     

基于FPGA的移动通信中卷积码编码器设计

卷积码是一种性能优良的差错控制编码。介绍了卷积码编码原理,基于FPGA利用VHDL硬件描述语言实现了一个（2,1,9）卷积码编码器。给出了仿真结果,并在FPGA器件上验证实现。仿真及测试结果表明,达到了预期的设计要求,并用于实际项目中。     

FPGA实现IRIG-B(DC)码编码和解码的设计

为达到IRIG-B码与时间信号输入、输出的精确同步,采用现代化靶场的IRIG-B码编码和解码的原理,从工程的角度出发,提出了使用现场可编程门阵列(FPGA)来实现IRIG-B玛编码和解码的设计方案和体系结构,设计中会涉及到几个不同的时钟频率,FPGA对时钟的同步性具有灵活性、效率高、且功耗低,抗干扰性好的特点.结果表明,FPGA能够确保为从设备提供同源的时钟基准,使时钟与信号的延迟控制在200ns以内,从而得到了IRIG-B码与时间精确同步的效果.     

基于FPGA的光电编码器接口设计

基于减小导弹舵机系统的体积的目的,采用一个控制器控制四个舵机,舵机控制器以DSP＋FPGA为核心架构,控制器中的编码器接口通过FPGA来实现。根据增量式光电码盘进行位置检测的原理,本文采用Verilog语言,提出了一种基于FPGA的实现增量式光电编码器接口的设计方案。通过实验证明,该接口具有数字滤波、方向鉴别、双向计数、复位等功能,能够与DSP等多种CPU相连。     

基于复数基的RS译码器的FPGA优化实现

研究了复数基表示GF(2^8)域元素时RS编译码问题，首先讨论了GF(2^8)域标准基与复数基之间的相互转换，然后提出了适合FPGA实现的基于复数基的并行乘法器和基于查询表法的求逆和除法算法。最后详细地讨论了基于复数基的RS译码器的FPGA实现原理和框图。