一种抑制相位截断误差引起的杂散结构

为了减少DDS中相位截断误差引起的杂散,二阶噪声整形电路和Sunderland结构相结合的DDS结构可以将杂散能量从频谱的低频段搬移到高频段,然后通过高质量的低通滤波器,有效地滤除相位截断引起的杂散.仿真结果表明,采用这种结构的低频段杂散功率谱明显减少.     

分析直接数字频率合成器相位截断误差的新方法

通过分析直接数字频率合成器的工作过程，利用相位截断误差与频率控制截断字的关系，给出了频率控制截断字对杂散的分布及幅度的影响，提出了利用频率截断字计算杂散的方法，从而减小了频率混叠对计算杂散的影响。     

L波段捷变频频率源关键技术研究

为了研究宽带低杂散的L波段捷变频频率源,采用DDS技术从数学方法上对DDS输出信号模型表达式进行展开和近似,在精度允许范围内将DDS输出信号近似为小信号锯齿波调制正弦波的结果,深入分析了锯齿波的频谱和频率控制字之间的关系.根据信号调制理论分析了DDS输出信号杂散分布及杂散频率和频率控制字之间的关系,DDS杂散谱线数量也与频率控制字相关,得出了相应的规律.结合实际工程和DDS杂散分布规律,设计了L波段(1.225～1.425 GHz)的捷变频频率源,在频率误差允许范围内选择合适的DDS输出频率范围和频率控制字,提高了系统宽带杂散抑制,DDS输出信号经滤波器之后杂散电平优于-83 dBc,经8倍频和滤波后杂散电平优于-70 dBc.     

DDS频谱分析与杂散预测软件包

直接数字合成器(direct digital synthesizer,DDS)是近年来迅速发展起来的频率合成技术,具有频率分辨率高、频率捷变等诸多优点。但其缺点是杂散抑制性能较差。分析了理想DDS的频谱结构,给出了杂散频谱的产生机理,并据此开发了图形化的频谱分析与杂散预测软件包。测试结果与理论值的对比说明了该软件包的正确性,并对基于DDS技术的频率源设计具有一定的实用性和指导意义。     

伪随机序列快速跳频频率合成器的研制

军用跳频通信系统为了提高抗干扰能力和达到高的通信性能,要求跳频频率合成器具有高的跳频速度、低的相位噪声和杂散电平,同时输出频率按照伪随机序列跳变.本文介绍了一种伪随机序列快速跳频频率合成器.本跳频频率合成器采用直接数字频率合成技术(DDS)和锁相频率合成技术(PLL)相混合的形式产生高精度、高稳定的频率输出.该频率合成器的输出频率按m序列快速跳变,输出信号带宽为:350～510MHz,相位噪声优于-90dBC/Hz/1KHz,杂散电平优于-60dB.该频率合成器能应用于军用跳频通信系统,改善通信系统的抗干扰能力.     

直接数字频率合成器差分输出匹配分析和设计

针对直接数字频率合成器(DDS)输出谐波功率较大的问题,分析了DDS输出差分驱动阻抗变换器的原理,对DDS输出信号进行了建模,讨论了差分信号的幅度和相位不平衡对DDS输出信号杂散抑制的影响,其主要影响是恶化了对偶次谐波的抑制.为了改善对偶次谐波的抑制,提出了一种补偿DDS差分信号幅度和相位不平衡的方法,其原理是运用不平衡的差分信号负载,来补偿DDS、电路板和阻抗变换器的幅度和相位不平衡,经实验和仿真表明该方法可有效地降低偶次谐波的幅度.     

短波接收机数字锁相频率合成器的设计

提出了基于DDS/PLL混合的频率合成器的设计方案,给出了主要的硬件选择,并且对该频率合成器的杂波抑制和相位噪声进行了分析,最后对样机的性能进行了测试,结果表明该频率合成器具有很好的性能,可应用于短波接收机中。     

低相噪频率合成器中环路滤波器仿真研究

为了改善短波跳频电台中频率合成器的相位噪声特性,分析了DDS激励PLL式频率合成器中锁相环单元工作过程,基于ADI公司的PLL芯片ADF4001,就相位噪声问题对环路滤波器进行了设计.从带宽和相位余量出发,通过一种参数的近似算法,重新计算设定滤波器各种参数值,有效降低了滤波器相位噪声.最后用ADIsimPLL仿真软件对锁相环进行了仿真.结果表明：在70MHz输出时,经计算调整后的系统噪声性能比调整前优化可达0.79%,滤波器噪声性能的优化可达4%.有效改善了频率合成器的相位噪声特性.     

DDS阵列频率源技术研究

杂散抑制差和输出频率低是DDS的两大缺点,并且随着输出带宽的增加杂散性能更加恶化。传统的解决方法是采用更好的算法和改进DDS芯片本身的结构。该文在分析了DDS杂散性能和输出带宽相互制约的DDS阵列方法基础上,尝试了一种新的解决办法——DDS阵列方法。同时还分析了这种方法的性能,并通过实验验证了其可行性。     

锁相跳频源的极值相位裕量设计法

针对电流型电荷泵PLL频率综合器芯片,提出一种称为极值相位裕量的无源环路滤波器方案和设计方法。使PLL频率合成器成为2型(3~4)阶环;论证了设计公式,并用良好设计方法研制了一个L波段的跳频源。该跳频源在相位噪声、调频速度和杂散抑制等方面的性能指标较高。     

直接数字式频率合成器的谱质研究

采用严格的数学方法，对理想直接数字式频率合成器的频谱作了分析，推导出相位误差信号的谱函数，分析了分布规律，得出了相位舍位条件下直接数字式频率合成器杂散分布的规律性。     

基于DSP Builder的数字调制解调器设计

通过对二进制相移键控调制解调原理的分析,提出基于DSP Builder的DDS设计方案.采用DSP Builder完成调制、解调模型,载波信号用DDS信号源生成.电路硬件结构简单,易于实现;采用模块化设计具有快速、高效的特点,相关参数可灵活调整;通过仿真其结果达到预期效果.     

频率合成器的设计与实现

直接数字频率合成(DDS)是一种以固定的精确时钟源为基准,利用数字处理模块产生频率和相位均可调的输出信号的技术.为实现直接数字频率的合成,以美国Intel公司的DDS芯片8254和ATEML公司的芯片AT89C51为核心部件,给出一款频率合成器的设计方案.用户通过拨码开关输入所需频率信号的数据,利用单片机寻址相应的频率控制字,输入DDS芯片内核,通过改变调用ROM表中频率控制字的地址,来实现输出频率跳变的目的,同时在DDS输出端增加一个低通滤波器和放大器,可达到抑制杂散同时对输出信号进行放大,最终得到所要求的输出波形.     

Low spurious noise frequency synthesis based on a DDS-driven wideband PLL architecture

An S-band frequency synthesizer for a stepped-frequency radar is presented. This frequen- cy synthesizer is based on a direct digital synthesizer （ DDS ） -driven wideband phase-locked loop （PLL） architecture which can achieve low spurious noise and rapid frequency hopping simultaneous- ly. The mechanism of introducing high level spurs by the images of DDS digital to analog convertor （DAC） output is analyzed. A novel DDS frequency planning method is proposed to ensure low col- ored noise within the entire bandwidth. The designed output frequency range is 3. 765 -4. 085 GHz, and the step size is 5 MHz with frequency agility of less than 1 μs. Measured results demonstrate that the average spurious free dynamic range （SFDR） is about 64 dBc in a 320 MHz bandwidth.     

用FPGA实现直接数字频率合成

用FPGA实现直接数字频率合成在成本和灵活性方面比购买专用DDS更具优势,本文介绍了利用XILINX的FPGA器件(2S100-TQ144)实现直接数字频率合成器的工作原理、设计思路及电路实现方法。并对DDS的杂散来源作出定性分析,给出了实验结果。     

相位舍位对DDS谱分布的影响

采用严格的信号分析方法,运用离散傅里叶变换(DFT)和傅里叶变换(FT)详细推导了理想状态和相位舍位条件下直接数字频率合成器(DDS)的频谱分布规律。所得到的理论推算结果与目前公认的结果一致,这对实际的DDS系统设计有着极大的参考价值。