n型4H-SiC上Ni/Pt和Ti/Pt欧姆接触(英文)

研究了Ni/Pt和Ti/Pt金属在n型4H-SiC上的欧姆接触。在1 020℃退火后,Ni/Pt与n型4H-SiC欧姆接触的比接触电阻为2.2×10-6Ω·cm2。Ti/Pt与n型4H-SiC欧姆接触的比接触电阻为5.4×10-6Ω·cm2,退火温度为1 050℃。虽然Ni的功函数比Ti的功函数高,但是Ni比Ti更容易与n型4H-SiC形成欧姆接触。使用能谱分析仪(EDX)分析了Ni/Pt和Ti/Pt金属与4HSiC接触面的元素,观察到C原子相对于Pt原子的原子数分数随退火温度的变化而不同。实验验证了在n型4H-SiC中退火导致的碳空位起施主作用是有利于欧姆接触形成的主要原因。     

深槽Ni(Pt)Si/Si肖特基二极管特性研究

采用15nmNi/1.5nmPt/15nmNi/Si结构在600～850°C范围内经RTP退火的方法形成Ni(Pt)Si薄膜,其薄膜电阻低且均匀一致。比形成较低电阻率的NiSi薄膜的温度提高了150°C。在850°CRTP退火后形成的Ni(Pt)Si/Si肖特基势垒二极管I-V特性很好,其势垒高度ΦB为0.71eV,改善了肖特基二极管的稳定性。实验表明在肖特基二极管中引入深槽结构,可以大幅度地提高其反向击穿电压。在外延层浓度为5E15cm-3时,深槽器件的击穿电压可以达到80V,比保护环器件高约30V。     

纳米硅/单晶硅异质结MAGFET制作及特性

A MAGFET using an nc-Si/c-Si heterojunction as source and drain was fabricated by CMOS technology, using two ohm-contact electrodes as Hall outputs on double sides of the channel situated 0.7L from the source. The experimental results show that when VDS = -7.0 V, the magnetic sensitivity of the single nc-Si/c-Si heterojunction magnetic metal oxide semiconductor field effect transistor （MAGFET） with an L ： W ratio of 2 ： 1 is 21.26 mV/T, and that with an L ： W ratio of 4 ： 1 is 13.88 mV/T. When the outputs of double nc-Si/c-Si heterojunction MAGFETs with an L ： W ratio of 4 ： 1 are in series, their magnetic sensitivity is 22.74 mV/T, which is an improvement of about 64% compared with that of a single nc-Si/c-Si heterojunction MAGFET.     

Ni(W)Si/Si肖特基势垒二极管电学特性研究

文中首次提出在Ni中掺入夹层W的方法来提高NiSi的热稳定性。具有此结构的薄膜,经600℃～800℃快速热退火后,薄层电阻保持较低值,小于2Ω/□。经Raman光谱分析表明,薄膜中只存在NiSi相,而没有NiSi2生成。Ni(W)Si的薄层电阻由低阻转变为高阻的温度在800℃以上,比没有掺W的镍硅化物的转变温度的上限提高了100℃。Ni(W)Si/Si肖特基势垒二极管能够经受650℃～800℃不同温度的快速热退火,肖特基接触特性良好,肖特基势垒高度为0.65eV,理想因子接近于1。     

基于应变Si/SiGe的CMOS电特性模拟研究

提出了一种应变Si/SiGe异质结CMOS结构,采用张应变Si作n-MOSFET沟道,压应变SiGe作p-MOSFET沟道,n-MOSFET与p-MOSFET采用垂直层叠结构,二者共用一个多晶SiGe栅电极.分析了该结构的电学特性与器件的几何结构参数和材料物理参数的关系,而且还给出了这种器件结构作为反相器的一个应用,模拟了其传输特性.结果表明所设计的垂直层叠共栅结构应变Si/SiGe HCMOS结构合理、器件性能提高.     

晶圆级导通电阻测试精度的改进方法

针对晶圆级导通电阻测试误差过高,满足不了低压金属氧化物半导体场效应晶体管(MOSFET)毫欧级导通电阻的测试精度要求,给产品晶圆测试规范的制定及品质监控带来困扰的问题,提出了晶圆级导通电阻测试精度的改进方法。基于开尔文法电阻测试理论,具体分析了晶圆级导通电阻测试原理,且得出其测试精度不高的根本原因是减薄背金后粗糙不平的硅片背面与测试机的承片台的非充分接触而引入了毫欧级接触电阻。提出3种相应改进测试精度的方法,单相邻芯片辅助的测试方法、双相邻芯片辅助的测试方法和正面漏极测试窗的测试方法。经过验证,3种方法均能将毫欧级导通电阻测试误差控制到小于10%,实现低压MOSFET晶圆级导通电阻参数的有效监测。     

Ni(W)Si/Si肖特基势垒二极管电学特性研究

首次提出在Ni中掺入夹层W的方法来提高NiSi的热稳定性。具有此结构的薄膜,经600~800℃快速热退火后,薄层电阻保持较低值,小于2Ω/。经Raman光谱分析表明,薄膜中只存在NiSi相,而没有NiSi2生成。Ni(W)Si的薄层电阻由低阻转变为高阻的温度在800℃以上,比没有掺W的镍硅化物转变温度的上限提高了100℃。Ni(W)Si/Si肖特基势垒二极管能够经受650~800℃不同温度的快速热退火,肖特基接触特性良好,肖特基势垒高度为0.65 eV,理想因子接近于1。     

关于石墨烯上Ge/Au/Ni/Au欧姆接触的对比研究

Superior graphene-metal contacts can improve the performance of graphene devices. We report on an experimental demonstration of Ge/Au/Ni/Au-based ohmic contact on graphene. The transfer length method （TLM） is adopted to measure the resistivity of graphene-metal contacts. We designed a process flow, which can avoid residual photoresist at the interface of metal and graphene. Additionally, rapid thermal annealing （RTA） at different temperatures as a post-processing method is studied to improve graphene-metal contact. The results reveal that the contact resistivity of graphene and Ge/Au/Ni/Au can reach 10^-5 Ω· cm^2 after RTA, and that 350 ℃ is optimum annealing temperature for the contact of graphene-Ge/Au/Ni/Au. This paper provides guidance for fabrication and applications of graphene devices.     

基于Ti/Pt/Au欧姆接触金属系统的InP基HEMT器件

应用钛/铂/金(Ti/Pt/Au)金属系统在InP基HEMT制备工艺中形成了良好的欧姆接触,通过优化合金条件,获得了较低的欧姆接触电阻,并在此基础上对钛/铂/金欧姆接触形成机理进行了深入讨论。实验结果表明:在氮气气氛下进行温度300℃/30 s快速热退火后,得到欧姆接触最小电阻值为0.025Ω·mm。同时合金界面形态良好。制备出栅长1.0μm的InP基HEMT器件,测试结果表明器件具有良好的DC和RF特性,器件最大跨导(Gmmax)为672 mS/mm。饱和源漏电流IDSS为900 mA/mm,阈值电压为-0.8 V,单一的电流增益截止频率(fT)为40 GHz,最大晶振fmax为45 GHz。     

BurnIn(老化)插座接触电阻的在板测试

在BurnIn的生产过程中,会出现测试不稳定,低良品率等问题。对于这样的问题,工程师会通过调试程序来确定,是芯片本身出现的偏差,还是测试程序不够稳定,或者是BurnIn板子由于长时间使用,导致插座接触不良。对于插座能否正常接触,可以通过直接测量芯片引脚上的信号来判断,但对于好多芯片在放入插座之后,根本没有办法测试引脚上的信号。文章引入在BurnIn板子上测量插座接触电阻的方法,介绍了在BurnIn板子上测量接触电阻的必要性和实现方法。通过在BurnIn板子上,增加插座接触电阻的测试功能,对BurnIn程序调试,BurnIn生产过程中出现问题的分析,以及生产的BurnIn板子维护都有很大的帮助。