FSATA乘法器的设计与实现

为了加快阵列乘法器的运算速度,降低延迟,提出了一种基于4选1多路选择器的乘法器设计方案。这种方案在每一步运算中同时处理两位操作数,使产生的部分积数量减少了一半,显著提高了乘法器的运算速度。FSATA乘法器采用VHDL语言进行编码,在Quartus上进行的仿真表明,相比于采用时序电路完成的设计,FSATA乘法器有更优的性能。     

GF(2m)域乘法器的快速设计及FPGA实现

有限域GF(2m)上的椭圆曲线密码体制以其密钥短、安全强度高的优点获得了广泛的重视和应用,该密码体制最主要的运算是有限域上的乘法运算。该文提出一种基于FPGA技术的多项式基乘法器的快速设计方法,并给出了面积与速度的比较分析。     

基于FPGA的8位移位相加型硬件乘法器的设计

乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理,在此基础上提出了硬件乘法器的设计方法,最后再利用EDA技术,在FPGA开发平台上,通过VHDL编程和图形输入对其进行了实现,具有实用性强、性价比高、可操作性强等优点。     

用STATECAD快速设计有限状态机

有限状态机设计的关键是如何把一个实际的时序逻辑关系抽象成一个时序逻辑函数,传统的电路图输入法通过直接设计寄存器组来实现各个状态之间的转换,而用硬件描述语言来描述有限状态机,往往是通过充分发挥硬件描述语言的抽象建模能力,通过对系统在系统级或寄存器传输级进行描述来建立有限状态机。随着EDA工具的快速发展,通过CAD快速设计有限状态机自动化成为可能。     

小数乘法器的低功耗设计与实现

提出一种针对小数乘法器的低功耗设计算法,其优化指标为综合后小数乘法器内部寄存中间运算结果的寄存器位宽,解决了目前低功耗设计中算法自身逻辑单元被引入系统从而降低系统优化效果的问题.该算法能够在不降低系统工作效率、不损失系统运算精度、不增加额外逻辑单元的条件下,大幅降低系统功耗和面积.在使用该算法对某一射频模块进行优化后,硬件测试结果显示该射频模块对某型号FPGA的逻辑占用率相比优化前降低17.9％,寄存器总数降低30.7％,存储单元占用率降低21.5％.该算法适用于对含有大量小数乘法运算的系统进行低功耗优化.     

一种并行乘法器的设计与实现

根据补码的特点对Booth2算法进行了改进,在得到部分积的基础上,采用平衡的42压缩器构成的Wallace树对部分积求和,再用专门的加法器对Wallace产生的结果进行求和得到最终结果。用Verilog硬件语言进行功能描述,并用Design_analyzer对其进行综合,得出用这种改进Booth2算法实现的乘法器比传统的CSA阵列乘法器速度快、规模较大的结论。     

SDRAM控制器的设计与VHDL实现

介绍了SDRAM的存储体结构、主要控制时序和基本操作命令,并且结合实际系统,给出了一种用FPGA实现的通用SDRAM控制器的方案。     

有限状态设计策略

作为一个数字逻辑工程师,经常会碰到设计一个有限状态机的问题,该文讨论了ＦＳＭ设计的一些注意事项和相应的ＶＨＤＬ编程风格。     

自动售货机控制系统VHDL有限状态机实现

以VHDL语言和MAX PLUSⅡ为工具,运用VHDL有限状态机实现了自动售货机的控制系统,控制系统由投币输入信号处理模块和功能控制模块组成,并给出相应的设计原理图和VHDL源程序,通过仿真实现预定的功能.     

基于VHDL有限状态机控制器的设计方法

有限状态机作为形式化描述方法具有独特优点,在利用VHDL进行电子系统控制功能的设计和实现中,有限状态机已成为有力的手段和途径。通过一个循环控制器的设计实例,说明了利用有限状态机的基本流程和方法,并给出了程序与仿真结果。     

基于FPGA的32位并行乘法器的设计与实现

首先分析比较了几种典型的乘法器实现结构，然后采用树型组合方式，对其结构进行了优化，最后在FPGA上设计并实现了一个高性能的32位并行乘法器。     

基于分治算法的ECC乘法器结构及实现

针对椭圆曲线密码体制中的有限域乘法运算,讨论基本的串行结构、并行结构以及串并混合结构乘法器的硬件实现及存在的缺陷,提出一种改进的乘法器结构。该结构利用分治算法,通过低位宽乘法运算级联,降低运算复杂度,减少所需的时钟数。FPGA实验结果证明新结构在相同频率下有更小的面积和时间乘积。GF（2^233）域上椭圆曲线点乘采用此结构一次计算仅需0．811ms,满足椭圆曲线密码体制的应用要求。     

32位无符号并行乘法器的设计与实现

在基4的Booth算法得到部分积的基础上,采用了优化后的4:2压缩器的Wallace树对部分积求和,最后用CPA得到最终的和。优化下的并行乘法器比传统的CSA阵列乘法器速度快,且延时小。用Verilog进行了功能描述,并用ISE9.2对其进行了综合。     

定点一位乘法器的两种变形设计方案及其实现

介绍了在具有算术逻辑芯片但不具有乘法功能的简单计算机硬件系统中 ,定点一位乘法器的两种实现方案 ,使原有系统的功能得到了扩充 ,并在复旦大学开发的计算机体系结构多功能实验系统 FD- CES中对两种设计方案进行了具体实现。     

RS(255,223)码中乘法器的设计

分别研究了有限域GF(2m)中自然基和对偶基下比特并行乘法器的设计方法与实现手段;在分析有限域乘法运算法则的基础上,用Matlab简化其复杂而消耗资源的部分,得到形式简单的组合逻辑,并用VHDL语言分别设计了有限域GF(2m)中自然基和对偶基下比特并行乘法器,之后在QuartusⅡ编译环境下,分别对自然基下常系数乘法器和对偶基下乘法器进行编译,最后用仿真软件ModelSim进行仿真;仿真结果表明,该乘法器结构规则,易于实现,消耗资源少,性能良好,为实现RS(255,223)编译码奠定了基础。     

USSD对话有限状态自动机的设计与实现

USSD（Unstructured Supplementary Service Data，非结构化补充业务数据）是一种基于GSM移动通信网络的新型交互式数据业务，与短消息相比，具有响应速度快、交互能力强、可靠性高的特点。首先分析了USSD对话的信令流程，然后从提高信令的并行处理能力出发，提出了USSD对话有限状态自动机的实现方法。     

一种宽位乘法器设计方案

如何以合理的代价构造尽可能高速的低功耗的乘法器,尤其是位数较宽的乘法器(如32~*32,54~*54和64~*64等)是微处理器数据通路设计中极其重要的环节。文中使用一种折衷的补码分段Booth乘法器。经过论证,最后通过布局布线后的结果看出,补码分段Booth乘法器规模小,速度高,非常适合低功耗嵌入式应用。     

高速浮点乘法部件的CMOS电路设计

本文提出了一种有效的高速乘法器结构,该结构具有连线简单、速度快的优点,阐述了用传输管实现的串行进位加法器、存储进位加法器(CSA)和子倍数选择电路的设计思想。     

基于FPGA数字乘法器的设计

数字乘法器是目前数字信号处理中运用最广泛的执行部件之一，本文设计了三种基于FPGA的数字乘法器．分别是移位相加乘法器、加法器树乘法器和移位相加-加法器树混合乘法器。通过对三种方案的仿真综合以及速度和面积的比较指出了混合乘法器是其中最佳的设计方案。