快速Reed-So1omon译码器IP软核设计研究

简单介绍了IP软核的概念.设计了Reed-Solomon译码器IP软核.利用Xilinx公司的Foundation Series 3.li集成设计环境完成了对该RS译码器各种验证,并用XC9572PC84可编程逻辑芯片验证了该IP软核的正确性.     

用内建自测试(BIST)方法测试IP核

近几年基于预定制模块IP(Intellectua lProperty)核的SoC(片上系统)技术得到快速发展，各种功能的IP核可以集成在一块芯片上．从而使得SoC的测试、IP核的验证以及IP核相关性的测试变得非常困难，传统的测试和验证方法难以胜任。本文通过曼彻斯特编码译码器IP核的设计、测试，介绍了广泛应用于IP核测试的方法一内建自测试fBuilt—In SeIf Test)方法，强调了面向IP测试的IP核设计有关方法。     

RF905无线通信IP软核的优化设计

利用DMA数据传输方式的特点,设计了一种基于DMA方式的RF905无线通信IP软核。该IP软核基于AVALON总线,其控制和运算逻辑由一片FPGA芯片完成,适合应用于NIOSII嵌入式系统。测试与验证表明,该IP软核在传输数据时大大降低了CPU的占用时间,提高了嵌入式系统的性能并且占用较少资源,与一般的IP硬核相比,速度快,成本低,灵活性好,可移植性强,从而更能满足短距离无线通信的要求。该IP软核已应用于某无线电力参数监测系统中。     

基于FPGA的仿真系统数据采集控制器IP核设计

介绍了在大型工业模拟仿真系统中,利用FPGA和软IP核实现数据采集及收发控制的方案,并对其进行设计实现.重点阐述了在发送指令和采集接收两种数据流模式下,该IP核的控制处理逻辑及工作状态机的设计及实现.同时,设计仿真测试对其进行验证.经测试验证,该IP核能实现对前端模拟仿真设备状态实时采集并控制的功能,达到了设计目的.     

基于KCPSM的Turbo译码器设计

介绍了基于常变量可编程状态机(KCPSM)的Turbo译码器的设计。在该设计中采用Xilinx公司的嵌入式处理器IP核作为主控单元,使译码器的译码参数可根据使用情况通过程序进行调整,并在对硬件结构分析的基础上说明了KCPSM控制系统的设计方法。     

嵌入式图形处理器裁剪引擎的设计

以计算机图形学为基础,文章设计了一种具有较好通用性的嵌入式图形处理器裁剪引擎。重点剖析了裁剪算法和裁剪引擎RTL级模型的设计,该模型采用Verilog HDL实现引擎的IP软核,并在QuartusⅡ环境中完成IP核的功能仿真与时序验证。综合后,IP核占用FPGA资源为9489逻辑单元,实现了对图形进行裁剪的任务,达到了预期的设计要求。     

IEEE802.11a下Viterbi译码器仿真与实现

针对IEEE802.11a协议物理层高速卷积码解码器最高54M速率的需求,设计了高速Viterbi译码器.首先提出一种新型基四的Viterbi译码算法,采用大量存储器代替运算逻辑单元,提高速度;同时对回溯算法也作了改进,使用IP核双口RAM完成高速回溯.接着通过算法仿真完成算法的验证,采用优化的硬件实现方案,以64路全并行结构完成了高速基四算法的Viterbi译码器的设计,并将该设计应用到实际工程中.     

基于FPGA的PROFIBUS-DP从站IP软核的设计

提出一种用FPGA实现现场总线PROFIBUS-DP从站软IP核的设计方案。IP核为单个FPGA上实现一个完整的系统(SoPC)提供极大便利。通过IP核进行模块化设计,采用FPGA直接搭建IP核实现PROFIBUS-DP从站接口SPC3集成芯片的功能。通过实际应用验证了方案的正确性和可行性,提高了设计效率,极大地节约了硬件资源。     

内嵌8051的USB 2.0设备控制器IP设计

基于USB 2.0协议规范提出了一个USB 2.0设备控制器串行接口引擎SIE的IP核的设计,并内嵌8051软核作为其微控制器进行SoC设计。所设计的SIE核在FPGA开发板上经过验证。     

一种基于PVCI的总线封装设计

为了实现IP与SOC中片上总线的快速、有效连接，可以采用为IP设计总线封装的方法。本文研究了一种基于PVCI标准的外设总线封装的设计方法，并设计成为IP软核，设计结果通过了RTL功能验证。     

基于MC8051软核的星载智能1394终端

提出了一种星载IEEE 1394智能终端的设计方案,介绍了基于MC8051软核与Actel APA系列FPGA开发IEEE 1394总线接口的设计过程与要点,实现了灵活、小型化、易于扩展的1394总线接口。     

C8051微控制器IP软核的参数化设计

研究了C8051微控制器IP软核的参数化设计。首先介绍了指令系统的设计，其次从可重配置的存储器容量、可取舍的并行输入，输出端口、是否产生UART和定时，计数器模块，以及可重配置的乘法器等几个方面进行了参数化的设计，最后介绍了在不同功能参数配置下的仿真验证、综合结果及延时分析。参数化设计方法增强了IP软核在SoC应用中的可配置性和可重用性。     

基于NIOS的SCSI应用系统设计

介绍一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案,其应用系统控制核心选用了基于NIOS软核的微处理器,将SCSI控制单元的外部主机处理器,DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现,在能充分利用逻辑器件资源的同时,使得设计更紧凑、灵活、高速和可靠。     

基于SOPC技术的图像分割系统设计

给出了基于SOPC技术的图像处理系统的软硬件设计,创建了CMOS图像传感器控制器IP核和VGA显示控制器IP核,实现了图像的采集和显示,并由NiosII软核实现了基于最大类间方差法(Otsu)的图像分割算法。实验结果表明,该系统可以获得很好的图像分割效果。     

基于FPGA的多路正弦波信号发生器专用芯片设计

基于开源思想与SOPC技术,采用32位开源软核处理器OR1200和开源软核DDS,在FPGA上实现了频率、相位可预置并且可调的3路正弦波信号发生器专用芯片的设计.该专用芯片基于OR1200固化专用程序实现,通过UART传输控制数据,可同时控制3路正弦波的产生,其频率范围为1 Hz～100 MHz,步进频率为1 Hz,相位范围为0°～359°.设计方案在DE2-70开发板上进行了实际验证,证明了设计的正确性和可行性.     

基于系统级FPGA/CPLD的SoPC嵌入式开发研究

针对基于系统级FPGA／CPLD的SoPC嵌入式设计特点，介绍采用SoPC Builder设计工具有选择地将处理器、存储器、I／O等系统设计所需的IP组件集成到PLD器件上，也可以通过自定义用户逻辑集成到PLD器件上的开发方法，构建高效SoC。文中分析了嵌入式处理器Nios软核的特性，并给出了基于Nios内核的SoPC软硬件开发流程和白定义用户逻辑的软硬件设计过程。     

一种适用于分组密码算法芯片的IP核设计研究

文章对一种适用于分组密码算法的循环移位器IP核的设计进行了研究,该IP核的可重构设计使其具有可复用性。文章在进行循环移位运算的算法和性能分析的基础上,对循环移位器IP软核与硬核的设计作了详细阐述。     

基于SOPC的SCSI应用系统设计方法的研究

在分析了SCSI应用系统结构和常规设计方法的基础上，提出了一种基于可编程片上系统和处理器软核技术的SCSI应用系统的设计方案，其中应用系统控制核心选用了基于NIOS软核的微处理器，将SCSI控制单元的外部主机处理器，DMA数据通道控制和数据缓存控制逻辑等集成在1片FPGA上实现，在能充分利用逻辑器件资源的同时，使得设计更紧凑、灵活、高速和可靠，     

嵌入式人脸检测系统设计

介绍了以计算机视觉为背景,基于FPGA实现嵌入式人脸检测系统的设计。系统设计过程包括配置MicroBlaze软核处理器、裁剪μClinux内核和应用程序设计3部分。以MicroBlaze软核为处理核心,通过片内添加外设接口和IP在Virtex-ⅡPro开发板上搭建硬件平台。以μClinux内核为软件平台,通过优化OpenCV提供的源代码设计人脸检测应用程序。     

双FIFO的LBE总线与Avalon总线的接口系统设计

为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.