Broadcom推出千兆以太网交换芯片BCM56510

Broadcom公司近日宣布推出新一代多层千兆以太网交换芯片系列Broadcom StrataXGS Ⅲ BCM56510。这个系列的芯片有助于企业搭建高度可扩展和易于管理的安全基础设施，可提高企业网络的安全性。StrataXGS ⅢBCM56510系列多层千兆以太网交换芯片是Broadcom公司2005年推出BCM56500系列的后续产品。     

千兆以太网交换芯片DMA单元的FPGA实现

千兆以太网交换芯片是千兆以太网络中的关键芯片,芯片中的直接内存访问(DMA)单元的性能是决定芯片的吞吐量的关键因素.文章介绍了一种8端口千兆以太网交换芯片中的DMA单元的实现方案,并且给出了仿真验证结果.     

面向IP视频传播和网络安全的ClassSwitch以太网平台集成的分组管理特性可降低网络设备成本

ClassSwitch以太网平台是为支持基于如IPTV（互联网协议电视）等分组应用的网络接入设备而设计的。该平台包括采用24FE（快速以太网）＋2GE（千兆位以太网）端口配置的ZL33042，和采用16FE＋2GE端口配置的ZL33046以太网交换芯片。     

Broadcom推出千兆以太网IP电话芯片

近日，Broadcom公司推出了IP电话芯片。该种芯片把千兆以太网(GE)交换、端到端安全、先进服务质量(QoS)技术和增强处理性能集成在一块芯片设计中。这种高度集成的IP电话芯片具有以太网交换能力，能够使配置在千兆以太网上的IP电话实现最大吞吐量。为了支持语音、视频和数据一体化通信对带宽的更高要求，千兆以太网(GE)技术正在被广泛地应用在企业网络中。     

通信

博通边缘到核心以太网交换产品 博通推出其最新低功耗、高性能面向运营商的以太网交换产品系列．具有完全的产品间互通性,可帮助服务提供商在单一网络上同时管理宽带连接和移动连接。此次推出的五个系列为：BCM56630面向运营商以太网汇聚交换机和路由器的千兆以太网（GbE）／带万兆（10GE）接口的交换芯片;     

杰尔系统瞄准GbE芯片市场

杰尔系统（Agere)日前宣布推出业界首个单芯片48端口千兆以太网（GbE)交换芯片和功率最低的GbE八端口物理层芯片（PHY）。新推出的产品瞄准日益增长的GbE芯片市场。根据行业分析公司IDC的数据，2005年GbE芯片市场规模预计将超过10亿元。     

千兆自适应以太网交换机设计

基于千兆以太网交换控制芯片BCM53114S和物理层芯片BCM54684设计自适应以太网交换机。完成了系统设计设计,包括核心控制模块、复位模块、电源模块、配置模块等,并进行了系统统调测试。本设计突出的特点是千兆以太网对现有10/100 M以太网的兼容性、芯片高度集成、组网简单、具备生成树功能、自动虚拟局域网（VLAN）切割以及快速故障侦测和修复功能。相对同类产品,这里方案芯片整合度很高,模块化架构使得硬件线路设计比较简单,为数据的高速稳定传输和电磁辐射的抑制提供保证。     

千兆以太网技术浅析

从网络应用需求出发，阐述了千兆以太网标准和媒体访问控制（MAC）层技术，分析了千兆以太网的主要特点，最后指出了其未来的发展前景。     

Broadcom推出新的StrataXGS III千兆以太网交换芯片 提高企业网络安全性

Broadcom(博通)公司宣布推出新一代多层千兆以太网交换芯片系列Broadcom StrataXGS III BCM56510。这个系列的芯片有助于企业搭建高度可扩展和易于管理的安全基础设施,因此可提高企业网络的安全性。     

新品发布——无线与通信

双通道RMS功率检测器，RF有源混频器，高集成度混频器，超低功耗无线收发芯片，便携产品实现嵌入式Wi—Fi功能，千兆以太网IP电话芯片，高集成度以太网交换芯片，适用于超高温接口的串行／解串器，分组网络电路仿真业务处理器     

基于0􀀂18 􀀁m CMOS 工艺的千兆以太网数据判决电路芯片

介绍了用TSMC 0．18um CMOS工艺设计的千兆以太网数据判决芯片的模块及单元电路的结构，给出版图，后仿真及测试结果。该芯片采用CMOS互补逻辑的D触发器结构，功耗小于25mW，最高工作速率大于3．125Gbps，可直接用于千兆以太网物理媒介配属层的时钟数据恢复电路中。     

Gigabit Ethernet switches using a shared buffer architecture

Gigabit Ethernet networks have seen great demand in recent years. This growth was fueled by both an increase in port speed at the client side and new applications in MAN and WAN space. In this article, we report a highly integrated Ethernet switch IC design that supports 12 gigabit ports and one 10 Gb port. All packet memory and search memory are integrated on chip. A deeply pipelined structure with parallel memory access is employed to achieve wirespeed search performance. A flexible policy engine is designed to allow packet filtering and modification. A novel tail buffer architecture is proposed to address the variable packet length issue in the shared buffer architecture. Custom mixed-signal circuits are incorporated to implement the 10G Ethernet interface in XGMII. The chip integrates 70 million transistors in a 16 mm /spl times/ 15 mm die using 0.18 /spl mu/m CMOS technology. The chip has been tested to verify the wirespeed searching and switching performance.     

千兆以太网TAP卡的设计与实现

描述了一种千兆以太网TAP卡的设计与实现方法。该TAP卡可将千兆以太网上的数据帧复制到检测端口,并可在复制出的帧中插入精确的时间戳。使用FPGA完成数据帧的传输、复制及时间戳的插入,使用FPGA内的软CPU通过GPS接口实现精确的时间同步。掉电保护电路用于在TAP卡掉电或故障时保证被监测以太网链路的正常传输。本TAP卡可用于对软交换、3G网络等的维护和传输质量检测。     

Gigabit Ethernet and structured cabling

In today's commercial environment, many organisations depend upon their local-area networks (LAN) and information technology infrastructure for growth, competitiveness and also for sharing of resources, information and applications. More and more users are being networked to provide connectivity to an increasing number of complex and mission-critical corporate applications. More than 80% of the installed network connections were Ethernet by the end of 1996, making it the most popular networking technology in use today. Fast and Gigabit Ethernet have become the leading choices for high-speed LANs. As the use of Fast Ethernet connections to the desktop increases, an even higher speed networking technology at the backbone and server level will be required. Hence, early implementation of Gigabit Ethernet technology will be in high-speed backbones, server connections and specialised workgroups. The total shipments of Gigabit Ethernet products for 1999 exceed 1.5 million ports. This paper describes the Gigabit Ethernet technology, its design and cabling requirements     

万兆以太网技术讲座--(七):10GbE技术应用

1 10GbE技术在局域网(LAN)中的应用 10GbE技术标准支持多模和单模两类光纤,而规范的单模光纤传输距离从千兆以太网支持的5km提高到40kin。这使得LAN网络的拥有者管理LAN网络的数据中心可远离LAN局域网内校园、企业等达     

3-V MSM-TIA for Gigabit Ethernet

The paper describes a 3-V monolithically integrated metal-semiconductor-metal photodetector (MSM-PD) and transimpedance amplifier (TIA) chip that is fully compliant with the Gigabit Ethernet receiver specification for the short-reach application (IEEE 802.3z 1000BASE-SX). Key typical performance specifications are -22 dBm sensitivity, 1200 MHz 3-dB bandwidth, 1300-V/W differential responsivity, and 120-mW power dissipation at 3 V. The chip is fabricated in a production 0.5-μm gate length GaAs MESFET technology and is packaged in a TO-46 header with a flat window and a ball-lens cap option     

基于RapidIO的双主机节点嵌入式系统互联设计

分布式并行计算的发展对嵌入式系统互联技术提出了更高的要求,RapidIO可提供芯片间、板间的高性能互联,传输效率高于PCIE和千兆以太网。文中给出了一种基于RapidIO的双主机节点嵌入式系统互联的设计方案、硬件设计及其软件实现,并对系统功能和性能进行验证。验证结果表明,该系统性能稳定、可靠,并为新一代高性能嵌入式系统互联提供了良好的解决方案。     

基于FPGA的千兆以太网协议分析技术

该文主要阐述在FPGA（Field—Programmable Gate Array）内千兆以太网协议数据流帧的生成、编码、组帧、解帧及协议帧分析,详细地阐述了BCM5421和FPGA组合的硬件设计技术、协议发生的FPGA设计技术、协议解码、过滤、性能分析的FPGA设计技术等关键技术的实现途径。     

千兆以太网测试设计与实现

随着城域网数据业务的增多和功能的增强，以太网服务在网络服务市场占据了主导优势，为了适应以太网专线、SDH上的以太网、多业务传送平台及光纤通道、VoIP及NGN等各种业务测试发展的需要，有必要针对千兆网络进行标准测试．文中主要介绍了千兆以太网测试的技术指标，提出一种测试方案，并给出具体的实现方法。