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有限冲激响应(FIR)滤波器设计遇到的难题是滤波要进行大量乘法运算,即使是在全定制的专用集成电路中也会导致过大的面积与功耗.对于用硬件实现系数是常量的专用滤波器,可以通过分解系数变为应用加、减和移位而实现乘法.FIR滤波器的复杂性主要由用于系数乘法的加法器/减法器的数量决定.而对于自适应FIR滤波器,大多数场合下可用数字信号处理器(DSP)或CPU通过软件编程的方法来实现,但是对于要求高速运算的场合,VLSI实现是很好的选择.基于这一考虑,可以用符号数的正则表示(CSD)码表示系数, 再利用可重构现场可编程门阵列(FPGA)技术实现.可重构结构的应用,能保证系统的其余部分同时处于运行状态时实现FIR滤波器系数的更新.文中利用CSD码和可重构思想,提出了用FPGA实现自适应FIR滤波器的一种方案. 相似文献
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FIR陷波滤波器具有线性相位、精度高、稳定性好等诸多优势,然而当陷波性能要求较高时,通常需要较高的阶数,导致FIR陷波滤波器硬件实现复杂度大大提高。该文基于稀疏FIR滤波器设计算法和共同子式消除的思想,提出一种低复杂度的FIR陷波滤波器设计方法。该方法首先采用稀疏滤波器设计算法得到满足频域性能设计要求的FIR陷波原始滤波器系数,然后对其进行CSD编码,并分析CSD编码量化系数集中所有的2项子式和孤子的灵敏度,最后根据灵敏度的大小依次选择合理的2项子式或孤子直接合成滤波器系数集。仿真结果表明,新算法设计实现的FIR陷波滤波器比已有的低复杂度设计方法最多可减少51%的加法器,有效地降低了硬件实现复杂度,大大节省了硬件资源。 相似文献
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优化FIR数字滤波器的FPGA实现 总被引:2,自引:2,他引:0
基于提高速度和减少面积的理念,对传统的FIR数字滤波器进行改良。考虑到FPGA的实现特点,研究并设计了采用Radix2的Booth算法乘法器以及结合了CSA加法器和树型结构的快速加法器,并成功应用于FIR数字滤波器的设计中。滤波器的系数由Matlab设计产生。仿真和综合结果表明,Booth算法乘法器和CSA算法加法器树,在满足FIR数字滤波器的性能要求的同时,在电路实现面积上、尤其是速度上有明显的优化;并且当数据量越多时,优化也越明显。 相似文献
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提出使用简化加法器图算法综合可变带宽FIR数字滤波器。首先使用谱参数的方法建立可变带宽、线性相位的FIR低通数字滤波器的系统函数,通过使用加权最小均方的方法,得到了滤波器系数的最优表达式。然后基于可变滤波器结构为定系数FIR子滤波器线性组合的特点,提出使用筒化加法器图算法综合其硬件结构。该算法生成一种能最大程度地利用系数之间共享特性的加法器流图,使用较少的加法器个数和加法次数实现系数相乘。最后设计实例证明了可变带宽的有效性和该算法的高效性。 相似文献
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基于FPGA的FIR升余弦滚降滤波器设计与实现 总被引:1,自引:0,他引:1
为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。 相似文献
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采用了分布式算法、Booth算法、Wallace树和超前进位加法器、进位选择加法器结构,以及流水线技术,基于FPGA进行了高速FIR数字滤波器的设计。以低通FIR数字滤波器为例,利用Matlab辅助滤波器设计并做了频谱特性的验证,在ISE软件上进行了功能仿真、时序仿真和综合,并给出了综合的电路框图、资源使用情况以及最高工作频率。通过运用多种优秀的快速算法及流水线技术,可以打破FPGA中缺乏实现乘累加运算有效结构的缺点,实现高速FIR数字滤波器的设计,使FPGA在数字信号处理方面有长足发展。 相似文献
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《Microelectronics Journal》2002,33(5-6):501-508
This paper proposes the FPGA implementation of the digit-serial Canonical Signed-Digit (CSD) coefficient FIR filters which can be used as format conversion filters in place of the ones employed for the MPEG2 TM 5 (test model 5). Canonical representation of a signed digit (CSD) is a method used to reduce cost by representing a signed number using the least amount of non-zero digits, thereby reducing the number of multiply operations. As Field Programmable Gate Arrays (FPGAs) have grown in capacity, improved in performance, and decreased in cost, they are becoming a viable solution for performing computationally intensive tasks, with the ability to tackle applications formerly reserved for custom chips and programmable digital signal processing (DSP) devices. A digit-serial CSD FIR filter design is realized and practical design guidelines are provided using FPGAs. An analysis of the performance comparison of bit-serial, serial distributed arithmetic, and digit-serial CSD FIR filters on a Xilinx XC4000XL-series FPGA is described. The results show that the proposed digit-serial CSD FIR filter is compact and an efficient implementation of real-time DSP applications on FPGAs. 相似文献
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针对目前利用FPGA实现基于分布式算法(DA)FIR滤波器的不足,以及为了实现高速FIR滤波器,提出了一种位并行分布式算法结构的解决方案。采用位并行分布式算法和流水线式并行加法器树,在Xilinx Virtex5系列FPGA上实现了高速FIR滤波器。该滤波器工程经ISE 12.3综合、布局布线后,利用Modelsim SE 6.5和Matlab联合仿真。仿真结果表明,该设计可以提高滤波器处理速度,32阶的滤波器最高时钟频率可达到399.624 MHz。对滤波器进行进一步优化,节约了硬件资源占用。 相似文献