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数字信号处理常常是计算密集和高性能应用所要求的.FIR滤波器由于具有稳定性和简单性,在数字信号处理中常被采用.随着实时性和低成本要求的提高,对FIR滤波器的要求也越来越高.单一的流水结构和并行FIR结构都不能很好地满足要求.因此,提出一种FPGA实现的并行流水结构的FIR滤波器的实现方案. 相似文献
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《无线电通信技术》2017,(4):86-90
L路多相并行FIR滤波器的工作速率是单路串行FIR滤波器的L倍,基于多项式分解的多相并行FIR滤波器实现结构简单、计算复杂度小、滤波运算延迟少;针对多相并行FIR滤波器,给出了基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法。归纳、整理和推导了2路至8路基于多项式分解的多相并行滤波器优化实现结构,并针对FPGA实现的具体特点给出了多相并行滤波器优化实现结构的FPGA高速实现方法。通过测试分析可知,给出的基于多项式分解的多相并行FIR滤波器优化实现结构的FPGA高速实现方法能够在FPGA上高速实现多相并行FIR滤波器。 相似文献
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该文由多项式信号的并行表达得到一种FIR滤波器并行结构。通过对FIR滤波器并行结构的分析,提出了几种自适应FIR滤波器的并行处理算法.同时给出了相应的脉动实现结构。 相似文献
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采用多级子并行滤波器级联结构的并行FIR滤波器 总被引:1,自引:0,他引:1
在并行FIR的快速迭代短卷积算法(ISCA)基础上,采用多级小尺寸并行FIR结构级联结构,实现了一种新型并行FIR滤波器.在增加一定量的加法器和延迟单元等弱运算强度单元的情况下,大大减少使用的乘法器数量.一个采用3级(2×3×6)级联结构的2并行36抽头FIR滤波器仅需18个乘法器,比单级ISCA算法实现的FIR结构节省了67%,更适合于专用并行FIR滤波器的VLSI实现. 相似文献
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为满足太赫兹无线通信系统对大容量基带信号处理算法的要求,基于直接从多项式分解导出的传统滤波器并行实现算法,通过矩阵变化推导出复杂度更小的快速有限冲激响应(FIR)滤波器并行实现。在此基础上通过张量积的表示给出了2并行、4并行和8并行的转换公式以及实现架构。既而推导出2N并行快速FIR滤波器的通用实现公式,并对比了优化前后的复杂度差异。最后给出了64并行的快速FIR滤波器的推导公式和具体实现架构,以及优化前后的硬件复杂度对比,64并行的快速FIR滤波器算法资源消耗更少。 相似文献
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高速FIR滤波器的8路多相直接分解实现结构的工作频率是单路串行实现结构的1/8,计算复杂度是单路串行实现结构的8倍。针对高速FIR滤波器的8路多相直接分解实现结构计算复杂度大这一问题,对FIR滤波器的多相并行实现结构进行了详细推导,提出了FIR滤波器的8路多相27子滤波器实现结构,提出的FIR滤波器的8路多相27子滤波器实现结构的计算复杂度是单路串行实现结构的3.375倍。FPGA实验验证了提出的FIR滤波器的8路多相27子滤波器实现结构的优越性。 相似文献
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在雷达接收、语音图像处理、模式识别、无线通信等领域,数字滤波器已经成为重要组成部分。通过分析和研究FIR数字滤波器的结构特点,结合实际的工程实践需求,设计了一种多级并行流水FIR数字滤波器,并提出了一种精确而又简便的冲击响应系数的量化方法,即基于最小冲击响应系数按等比例量化的方法。这种方法不仅可以根据具体的设计要求随意更改设计位宽,还能保障设计的精度。通过编写Verilog HDL进行了设计实现,Modelsim仿真与Matlab仿真对比结果表明,各项参数均满足设计要求。 相似文献
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基于FPGA的FIR滤波器的性能研究 总被引:1,自引:1,他引:0
目前FIR滤波器的一般设计方法比较繁琐,开发周期长,如果采用设计好的FIR滤波器的IP核,则开发效率大为提高。本方案基于Altera公司的Cyclone Ⅱ系列芯片EP2C8Q208C8N,首先利用MATLAB中的滤波器函数fir2得出需产生的FIR滤波器的系数,再导入FIR IP Core,成功完成了FIR数字滤波器的设计。另外分析了阶数与不均匀采样数据对FPGA资源的影响和对生成FIR滤波器的输出性能的影响,并将实际输出的幅频特性图与我们需要的幅频特性图相比较,验证生成的FIR数字滤波器的性能。 相似文献
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浅谈学习窗函数法设计FIR数字滤波器体会 总被引:2,自引:2,他引:0
钟国梁 《电气电子教学学报》2009,31(3):44-46
FIR数字滤波器在工程上运用广泛,窗函数法设计FIR数字滤波器是典型的设计方法.目前,相关课程的教科书对窗函数法设计FIR数字滤波器这部分内容讲解不够细致,学生掌握感到有难度.本文针对窗函数法设计FIR数字滤波器的相关问题,即数字滤波器与模拟样本滤波器的关系、截断点如何取值和数字滤波器的线性相移特性,结合实例进行分析,并借助Matlab仿真软件对设计进行了分析和验证. 相似文献
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Jun Rim Choi Lak Hyun Jang Seong Wook Jung Jin Ho Choi 《Solid-State Circuits, IEEE Journal of》1997,32(3):468-476
A compact 10-b, 288-tap finite impulse response (FIR) filter is designed by adopting structured architecture that employs an optimized partial product tree compression method. The new scheme is based on the addition of equally weighted partial products resulted from 288 multiplications of the filter coefficients and the inputs. The 288 multiplication and 287 addition operations are decomposed to add 1440 partial products and the sign extension operations are manipulated independently to ensure the operation at 72 MHz, the internal clock frequency generated by the integrated phase-locked loop (PLL) clock multiplier. In addition to the optimized transmission gate full adder, modified carry save compression circuits such as 4:2 and 5:5:2 compressors are used to perform decomposed partial product addition. This structured approach enables cascade design that requires more than 288-tap FIR filtering. The completed 288-tap FIR fitter core occupies 5.36×7.29 mm2 of silicon area that consists of 371732 transistors in 0.6-μm triple-metal CMOS technology, and it consumes only 0.8 W of average power at 3.3 V 相似文献
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一种新的FIR滤波器脉动实现结构 总被引:6,自引:0,他引:6
为了提高FIR滤波器的处理速度,一个主要手段是并行处理技术.并行处理除了可以提高运算速度外,还可以提高FIR滤波器的数据通过率以及降低系统功耗.本文首先从多项式分解角度给出一种FIR滤波器的并行结构.通过对此并行FIR滤波器的分析,提出了一种新的FIR滤波器的脉动实现结构.这种结构与一般的实现FIR滤波器的脉动结构相比具有规模小、能适应更高处理速度的优点. 相似文献
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介绍了一种基于FIRIP核的抽取滤波器复用模块的设计和实现。FIRIP核可以进行灵活的参数设计,实现不同应用的滤波器设计。以FIRIP核为对象进行FIR滤波器算法的参数选择设计,并以128路的抽取滤波算法为例,在充分考虑到了滤波器特性、FPGA资源分配的诸多因素基础上,利用FIRIP核构建了合理的抽取滤波和复用模块,完成了128路信号的抽取滤波设计和实现。 相似文献
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基于FPGA的直接型FIR滤波器实现 总被引:1,自引:0,他引:1
FIR滤波器在数字通信系统中被大量使用,对其进行研究具有重要的意义。先对3种基本结构的FIR滤波器进行研究,说明直接型FIR滤波器使用的存储单元最少。接着给出了直接型FIR滤波器的实现原理框图,并分别对ROM单元和MAC单元模块所采用的实现方法占用存储单元和时钟频率进行具体比较,得出较优的直接型FIR滤波器的FPGA实现方案和框图。最后通过仿真验证了各模块的功能。此实现方案具有比较高的设计效率和推广应用价值。 相似文献
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基于FPGA的FIR升余弦滚降滤波器设计与实现 总被引:1,自引:0,他引:1
为了降低FIR滤波器对FPGA资源的消耗,同时能够直接验证其滤波性能。文中采用乘法器和加法器共享以及MEALY型状态机的实现方法,以及卷积、插零等算法,来实现FIR升余弦滚降滤波设计,同时给出了在Quartus II环境下的时序仿真结果。实践表明,此方法可以节省大量的FPGA资源,仅仅需要100多个LE逻辑单元,就可以有效解决FIR数字滤波器算法在FPGA设计中资源紧张的问题。 相似文献
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