基于FIOS类型的Montgomery双域模乘器设计

针对FIOS类型的Montgomery模乘扩展算法的比特级-字级和字级-字级的两种实现形式进行研究,设计多处理单元的流水线组织结构实现算法,并对模乘器进行双有限域统一结构设计,使之能够同时支持两个有限域GF(p)和GF(2n)上的运算。最后对设计的两种模乘器用Verilog硬件描述语言进行代码描述,采用Synopsys公司的Design Compiler在Artisan SIMC 0.18μm typical工艺库下综合。实验结果表明,该模乘器不仅在运算速度和电路面积方面各具有优势,而且具有运算长度可变的灵活性。     

一种通用GF(2m)模乘加速器的快速实现

在椭圆曲线密码体制(ECC)中,有限域GF(2m)上模乘运算是最基本的运算,加速模乘运算是提高ECC算法性能的关键。针对不同不可约多项式广泛应用的现状,提出了一种通用GF(2m)模乘加速器设计方案。该加速器通过指令调度的方式,能快捷地完成有限域上模乘运算。实现结果表明,该设计完全适用于智能卡等应用要求。     

GF(2~m)上椭圆曲线密码体制的硬件实现

特征为2的有限域GF(2m)较适合椭圆曲线密码算法的硬件实现。该文通过对GF(2m)上模运算的分析,将所有的模运算转化成模乘和模加,并对LSD乘法器的进行了改进,所设计的运算单元能进行GF(2m)上所有的模运算,利用该运算单元所实现的椭圆曲线密码算法具有面积小,速度快的优点,适合用于处理能力和存储空间受限的设备中。     

有限域GF(2m)模逆算法的改进与实现

在椭圆曲线密码体制中,有限域GF(2m)中模逆运算是最重要的运算之一。在分析一种通用有限域GF(2m)模逆算法的基础上,提出改进算法。改进算法减少了原算法快速实现时的缺点,能够有效地提高算法效率。基于FPGA分别实现了GF(283)和GF(2233)中模逆算法模块,并与2种已有实现结果进行了对比。结果表明,选取有限域GF(283)和GF(2233)时,改进算法效率提高率分别约为72.9%和59.5%。     

可编程可伸缩的双域模乘加器研究与设计

模乘和模加减作为椭圆曲线公钥体制的核心运算,在ECC算法实现过程中使用频率极高。如何高效率、低成本地实现模乘模加减是当前的一个研究热点。针对FIOS类型Montgomery模乘算法和模加减算法展开研究,结合可重构设计技术,并对算法进行流水线切割,设计实现了一种能够同时支持GF(p)和GF(2n)两种有限域运算、长度可伸缩的模乘加器。最后对设计的模乘加器用Verilog HDL进行描述,采用综合工具在CMOS 0.18μm typical工艺库下综合。实验结果表明,该模乘加器的最大时钟频率为230 MHz,不仅在运算速度和电路面积上具有一定优势,而且可以灵活地实现运算长度伸缩。     

有限域上乘法运算快速实现的设计

提出了一种基于对数移位结构实现GF(2^m)上乘法运算的设计方法。在对有限域乘法进行分析及对对数移位结构进行介绍的基础上，对乘法实现进行了详细阐述。该设计方法可以在一个时钟内完成有限域乘法，其运算速度优势非常明显。     

基于数据分散编码存储的门限方案分析研究

针对数据分散编码存储体系中的(m,n)门限方案进行研究.在分析编码存储有限域运算特点的基础上,求得有限域GF(2)及其扩域GF(2k)上的门限方案n值理论上限,设计并证明了一种能够接近门限方案n值上限的编码存储向量构造方法.通过实验数据分析不同门限方案的编码开销,表明对于各种门限方案设计情况,采用编码有限域GF(216)总能够实现相对较优的应用适用性.     

有限域上模逆电路的可逆逻辑设计

为了进一步提高加密系统的可靠性,提出了一种新颖的可逆逻辑门,利用它和存在的可逆门,设计了模逆电路所需的基本模块,并在有限域上设计了基于可逆逻辑的模逆电路。根据量子代价和延迟对其基本模块进行了性能评估,结果证明构建模逆电路的基本模块比现有可逆电路的性能提高5%~20%。以有限域GF(23)上求二进制多项式的乘法逆元为例,对提出的模逆电路进行建模仿真,结果表明电路的逻辑结构正确,性能可靠。提出的设计可用于加密算法的量子电路系统。     

基于双Booth 2编码的双有限域模乘法器设计与实现

采用双Booth 2编码技术,对高基radix-16 Montgomery模乘法器进行了优化设计,减小了电路面积,提高了模乘运算速度。使用SMIC0.18μm标准单元工艺库综合后,计算256bit有限域GF(P)上的模乘只需要0.51μs。     

一种双域Montgomery求逆算法与硬件实现

有限域上的求逆运算是椭圆曲线密码算法的关键运算之一。分别对GF（p）和GF（2ⁿ）域上的Montgomery模逆算法进行分析,并将GF（2ⁿ）域上的Montgomery模逆算法中对变量阶数的比较进行了改进,这样不仅利于GF（p）和GF（2ⁿ）域上的模逆运算在统一的硬件结构上实现,也解决了数据位数较大时进行阶数比较延迟较大的问题,在此基础上提出一种基于GF（p）和GF（2ⁿ）双域上统一的模逆算法,并根据算法,采用双域可伸缩运算单元,实现了一种可扩展的统一Montgomery模逆硬件结构。设计采用Verilog-HDL语言进行硬件描述,并基于0.18 μm工艺标准单元库进行了综合,结果表明该设计与其他设计相比具有灵活性好、性能高的特点。     

GF（2m）域上快速模乘处理结构的研究与设计

加速GF(2m)上的模乘运算是提高GF(2^m)上ECC算法性能的关键。在分析EC上点乘操作的基础上，我们构造了模乘运算在线性Systolic上实现的局部并行处理递推形式，并设计了Systolic阵列的具体单元结构和连接，给出了性能分析和模拟结果。实验证明，局部并行阵列结构能适应多种EC上的模乘处理。     

GF(2m)域上快速模乘处理局部并行结构

在分析EC上点乘操作的基础上,构造了MSB方式下局部并行线性systolic结构的模乘递推形式,设计了具体的单元结构,给出了性能分析和模拟比较结果。实验证明MSB方式下局部并行、域多项式可变的阵列结构能适应多种EC上模乘,实现灵活、高速的模乘处理,而局部并行、固定域多项式结构能在较优的硬件代价下高效实现特定EC上模乘,有效提高GF(2m)上ECC算法的性能。     

数字PI控制器的设计与仿真

本文设计了一个数字PI控制器,采用了增量式PID控制算法,根据控制器的要求利用VHDL语言设计了加法器、减法器等运算器,并在MAXPLUSII 10.2环境下通过编译和仿真。     

A unified architecture for a public key cryptographic coprocessor

This paper presents a unified architecture for public key cryptosystems that can support the operations of the Rivest–Shamir–Adleman cryptogram (RSA) and the elliptic curve cryptogram (ECC). A hardware solution is proposed for operations over finite fields GF(p) and GF(2^p). The proposed architecture presents a unified arithmetic unit which provides the functions of dual-field modular multiplication, dual-field modular addition/subtraction, and dual-field modular inversion. A new adder based on the signed-digit (SD) number representation is provided for carry-propagated and carry-less operations. The critical path of the proposed design is reduced compared with previous full adder implementation methods. Experimental results show that the proposed design can achieve a clock speed of 1 GHz using 776 K gates in a 0.09 μm CMOS standard cell technology, or 150 MHz using 5227 CLBs in a Xilinx Virtex 4 FPGA. While the different technologies, platforms and standards make a definitive comparison difficult, based on the performance of our proposed design, we achieve a performance improvement of between 30% and 250% when compared with existing designs.     

有限素域上椭圆曲线模逆运算的设计与实现

在对四种不同类型的求模逆算法进行改进的基础上,提出了一种统一的有限素数域上的模逆运算结构。该结构结合这四种类型的模逆算法,通过选择信号完成Montgomery模逆或一般整数模逆运算,而不增加其它的硬件资源消耗。最后对该结构采用VHDL硬件描述语言进行了代码设计,并基于FPGA进行了编译综合和布局布线。实验结果表明该设计与采用两种不同结构分别计算的方案相比,节省近一半的硬件资源。     

三维可重构阵列互连资源在线分布式容错方法

设计了一种新型三维可重构阵列结构, 并且对其互连资源在线分布式容错方法进行了研究。系统由相同的功能细胞和开关块以三维结构组成, 通过在线输入测试向量对互连线进行故障定位, 并且实现故障连线分层自修复。以四位加法/减法器电路为设计实例, 对可重构阵列功能和容错能力进行验证。实验结果表明该方法可有效完成容错, 且时间开销小、容错能力强、资源利用率高。     

基于数学形态学的QRS波差位波峰提取方法

基于数学形态学和波峰波谷提取算法,提出了差位波峰提取算法（PDE算法）。先对原始信号通过开和闭运算、延时、相减和相加提取高幅值波峰波谷,通过绝对值和移动窗口整合运算处理获得高幅值的波峰和抑制高频噪声。经MIT-BIH数据库评估,QRS波检测的灵敏度达99.85%,特异性达99.84%。     

Design of Montgomery Multiplication Architecture Based on Programmable Cellular Automata

This study presents a Montgomery multiplication architecture that uses an irreducible all one polynomial (AOP) in GF(2 ^m ) based on a programmable cellular automata (PCA). The proposed architecture has the advantage of high regularity and a reduced latency based on combining the characteristics of the irreducible AOP and PCA. The proposed architecture can be used to implement modular exponentiation, division, and inversion architectures.     

Frequency-based multilayer neural network with on-chip learning andenhanced neuron characteristics

A new digital architecture of the frequency-based multilayer neural network (MNN) with on-chip learning is proposed. As the signal level is expressed by the frequency, the multiplier is replaced by a simple frequency converter, and the neuron unit uses the voting circuit as the nonlinear adder to improve the nonlinear characteristic. In addition, the pulse multiplier is employed to enhance the neuron characteristics. The backpropagation algorithm is modified for the on-chip learning. The proposed MNN architecture is implemented on field programmable gate arrays (FPGA) and the various experiments are conducted to test the performance of the system. The experimental results show that the proposed neuron has a very good nonlinear function owing to the voting circuit. The learning behavior of the MNN with on-chip learning is also tested by experiments, which show that the proposed MNN has good learning and generalization capabilities. Simple and modular structure of the proposed MNN leads to a massive parallel and flexible network architecture, which is well suited for VLSI implementation.