基于74LS160的可控多进制计数系统设计与仿真

本文在普通计数器设计原理的基础上,利用集成同步加法计数器74LS160设计出一个可控的多进制计数系统.利用拨码控制电路,该系统可以分别实现7进制、9进制和79进制计数功能,从而体现出该系统的可控性、灵活性和实用性.本文借助Mul-tisim10平台进行了仿真测试,验证了该系统的可行性.     

数字集成电路讲座(7)

<正> 第四讲 计数器(下) 7.可预置数的可逆计数器(双时钟)CD40192/40193 CD40192是可预置数的二十进制可逆计数器(双时钟)。图15是其引脚排列,表8是其真值表,图16是其波形图。CD40192作加计数时,CPD端为高电平,时钟脉冲由CPU端输入,在上升沿的作用下计数器作增量计数。作减计数时,CPU端为高电平,时钟脉冲由CPD端输入,在上升沿的作用下计数器作减量计数。预置数时,只要在预置控制端PE和Cr端上加一低电平或负脉冲,即可将接在D1～D4上的预置数传送到各计数单元的输出端Q1～Q4。然后,PE端恢复成高电平时,     

OpenRISC处理器内的性能计数器的设计和实现

性能计数器(Performance Counter)位于处理器内部,负责对特定触发事件进行计数,可以实时反馈处理器内部性能参数.OpenRISC1200是一种免费的开源处理器核.通过处理器内部设计在OpenRISC1200处理器核内设计实现了可配置性能计数器单元.并基于该新处理器核建立了SOPC系统,在FPGA上验证了新核的应用和性能计数器单元的功能.     

基于VHDL的多功能可变模计数器设计

可变模计数器作为一种基本数字电路模块,在各种数字系统中应用广泛.在对现有的可变模计数器的研究基础上,在QuartusⅡ开发环境中,用VHDL语言设计一种功能更加强大的可变模计数器,它具有清零、置数、使能控制、可逆计数和可变模等功能,并且对传统的可变模计数器的计数失控问题进行研究,最终设计出一种没有计数失控缺陷的可变模计数器,并以ACEX1K系列EP1K30QC208芯片为硬件环境,验证了其各项设计功能.结果表明该设计正确,功能完整,运行稳定.     

集成计数器74LSl61的逻辑功能扩展

MSI可编程计数器74LSl61是同步二进制加法计数器,常规使用是构成各种不同进制的加法计数器.文中探讨了MSI可编程计数器741LS16l的逻辑功能扩展问题,目的是探索MSI可缟程计数器进行非常规使用改变应用方向的逻辑修改技术,即对可编程计数器74LSl61的状态输出进行逻辑修改,改变计数规律,将状态输出反馈到预置数输入端实现"次态=预置数"的时序关系,从而实现逻辑功能扩展.所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法.     

集成计数器74LS161的逻辑功能扩展

MSI可编程计数器74LS161是同步二进制加法计数器,常规使用是构成各种不同进制的加法计数器。文中探讨了MSI可编程计数器74LS161的逻辑功能扩展问题,目的是探索MSI可编程计数器进行非常规使用改变应用方向的逻辑修改技术,即对可编程计数器74LS161的状态输出进行逻辑修改,改变计数规律,将状态输出反馈到预置数输入端实现“次态一预置数”的时序关系,从而实现逻辑功能扩展。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。     

环形移位计数器在彩灯控制电路中的应用

双向移位寄存器是一种中规模集成电路,可构成移位寄存器型计数器。文中介绍了双向移位寄存器的功能．以及由其构成的环形移位计数器的电路结构和输出状态。设计并论述了由环形移位计数器控制的单灯单向和双灯反向两种彩灯控制电路,说明对于较简单的彩灯控制要求,可以实现结构简单、稳定可靠、经济适用的控制电路。     

基于集成计数器的N进制计数器设计与仿真

计数器是一种重要的时序逻辑电路,广泛应用于各类数字系统中。介绍以集成计数器74LS161和74LS160为基础,用归零法设计N进制计数器的原理与步骤。用此方法设计了3种36进制计数器,并用Multisim10软件进行仿真。计算机仿真结果表明设计的计数器实现了36进制计数的功能。基于集成计数器的N进制计数器设计方法简单、可行,运用Multisim 10进行电子电路设计和仿真具有省时、低成本、高效率的优越性。     

应用VHDL语言在PLD器件上设计实现可编程计数器

研究用VHDL语言采用TOP TO DOWN设计方法实现了一种可以完成二进制、十进制、可逆计数功能的可编程计数器；采用MAX＋PLUSII集成开发环境编辑、综合、仿真，并下载到PLD器件中，经仿真和实际电路测试，该计数器性能可靠。     

基于可编程计数器的时序逻辑电路设计

介绍了基于MSI可编程计数器74LS161的时序逻辑电路设计技术,目的是探索MSI可编程计数器实现一般时序逻辑电路的扩展应用方法,即以计数器Q3,Q2,Q1,Q0端的代码组合表示时序逻辑电路的各个状态,由输入变量控制计数器的EP,ET及LD端,综合利用计数、置数、保持功能,使计数器的状态变化满足所要求的时序,用计数功能实现＂次态=现态＋1＂的二进制时序关系,用置数功能实现＂次态=预置数＂的非二进制时序关系,用保持功能实现＂次态=现态＂的自循环时序关系。所述方法的创新点是提出了MSI可编程计数器改变应用方向的逻辑修改方法。     

基于可编程计数器74LS161的循环码计数器设计

基于探索MSI可编程同步二进制加法计数器74LS161改变应用方向进行功能扩展的目的,采用逻辑修改的方法给出了在二进制计数的基础上实现循环码计数的设计方法,即以74LS161已有的状态输出Q3Q2Q1Q0为变量定义循环码计数器的状态输出量Q3′Q2′Q1′Q0′进行改变计数规律的设计。给出了在函数卡诺图上进行输出函数最小化求解设计方法。从现成的函数出发,实现待求函数可扩展专用集成电路的应用范围并简化循环码计数的设计过程。所述方法给出了MSI可编程计数器改变应用方向的逻辑修改方法。     

高效容错可逆的汉明码编码和检测电路

为了检验传输过程中数据的可靠性,设计了容错可逆的汉明码电路。提出了一种新型的可逆逻辑门（FVG）,它是一种四变量奇偶保持门能容错,并且完成了FVG门等价的量子实现。利用FVG 门和现有的容错可逆门,实现了汉明码编码电路和检测电路。以(7,4)汉明码设计为实例,根据量子代价和延迟对其进行性能评估,结果证明该电路比现有电路的性能提高10% ? 20%,仿真实验结果显示,电路逻辑结构正确,性能可靠。     

Invariancies in punctured convolutional codes-their effect onViterbi synchronization

This paper studies the invariance of a given punctured convolutional code to an affine class of symbol transformations known to commonly occur in digital transceiver systems. A set of conditions to test the invariance of a code to these transformations has been derived, followed by two proposed methods to compensate for an invariant transformation. The viability of these methods has been examined by doing an invariant factor decomposition on the equivalent code generator matrix (obtained from the original code generator matrix and the given transform). The knowledge of the transformation and the nature of its occurrence greatly determines which method of compensation could be used. This study has much use in not only enabling a code designer to evaluate the invariance of an affine transformation to a given code, but also on the other hand to make the appropriate choice of code generators, puncturing schemes, and bit-to-constellation symbol mapping; so as to allow a channel coding scheme to be either sensitive or invariant to a given transformation, depending upon design objectives     

On asymptotically optimum rate 1/n convolutional codes for a givenconstraint length

The criterion used to find good convolutional codes has traditionally been the maximization of the free distance for a given constraint length and code rate. In this letter we approach convolutional code design from a different perspective. We assume no constraints in the rate of the code, and the only restriction is in the constraint length. That is, we assume we can utilize as much bandwidth as necessary but we are complexity-limited by the constraint length we can afford. The results are optimum codes for a given constraint length, which can find application, for example, in CDMA systems     

用DES算法构造跳频码序列发生器的实现研究

基于计数式TOD的跳频码序列产生算法实际上是对TOD这一特殊信息流序理的分组加密变换，我们建议使用DES算法构成分组加密变换。所设计的跳频码序列发生器，在输出序列的均匀性、相关性、复杂性、游程、频隙滞留和FPGA上的可实现性等方面都能满足实际要求。这是一个性能良好、也便于FPGA实现的跳频码发生器方案。     

GPS C/A码发生器的仿真研究与FPGA设计

全球定位系统（Global Positioning System,GPS）能够向全球范围内的用户提供全天候的高精度导航、定位和授时服务,在军用和民用领域得到了广泛的应用.以GPS系统的测距码粗码C/A码为研究对象,在深入研究C/A码信号生成原理的基础上,利用Matlab中的Simulink对C/A码信号的生成进行了建模、仿真和分析,并利用FPGA设计并实现了C/A码发生器,详细说明了C/A码生成的设计原理,对其中的关键模块进行了设计和分析,给出了具体实现方案,同时阐述整个应用程序的流程,设计采用抽头选择控制端设置产生不同GPS卫星号的C/A码,最终仿真进一步验证了其结果的正确性,它可以产生任意GPS卫星号的C/A码,设计中采用VHDL语言实现的C/A码程序,可应用于基于FPGA的GPS接收机设计中,对研究我国的北斗导航系统接收机有一定的借鉴意义.     

基于数字集成电路流水灯的设计

为了使造价低廉、清洁无污染的LED灯在电子产品装饰、显示屏电子广告、数码与字符显示、节能灯等领域得到广泛的应用,采用LED灯来作装饰已成为一种时尚。采用数字集成电路的控制方法,结合十进制计数器／译码电路设计了该控制系统。该系统由电源、时钟电路、计数器和译码显示电路4部分组成。能实现任意方式的流水,只要改变每路发光二极管的数目和图案,就可以实现随心所欲的流水花样。它可作为工作状态指示,具有环保、节能等特点。     

双闹钟数字时钟芯片设计

简述了一种双闹钟数字时钟芯片的设计分析，具体介绍了其中三态输入电路、可逆计数器、输出解码／驱动器等电路的设计。这种数字时钟芯片用途广泛，外围电路简单，并可以选择利用电网的50／60Hz作为烦率基准和电源，适用于数字钟、钟控收音机产品的应用。     

On constructing the Huffman-code-based reversible variable-lengthcodes

In this letter, we propose a generic and efficient algorithm that can construct both asymmetrical and symmetrical reversible variable-length codes (RVLCs). Starting from a given Huffman code, the construction is based on two developed codeword selection mechanisms, for the symmetrical case and the asymmetrical case, respectively; it is shown that the two mechanisms possess simple features and can generate efficient RVLCs easily. In addition, two new asymmetrical RVLCs are constructed and shown to be very efficient for further reducing the coding overheads in MPEG-4 when operating in the reversible decoding mode