一种通用的时间数字转换器码密度校准信号产生方法及其实现

该文提出一种通用的时间数字转换器(TDC)码密度校准信号产生方法,该方法基于相干采样理论,通过合理设置TDC主时钟和校准信号之间的频率差,结合输出信号保持电路,产生校准用的随机信号,在码密度校准过程中,随机信号均匀分布在TDC的延时路径上,实现对TDC的bin-by-bin校准。基于Xilinx公司的28 nm工艺的Kintex-7 现场可编程门阵列(FPGA)内部的进位链实现一种plain TDC,利用该方法校准plain TDC的码宽(抽头延迟时间),研究校准了2抽头方式下的TDC的性能参数,时间分辨率(对应TDC的最低有效位,Least Significant Bit, LSB)为24.9 ps,微分非线性为(–0.84～3.1)LSB,积分非线性为(–5.0～2.2)LSB。文中所述的校准方法采用时钟逻辑资源实现,多次测试考核结果表明,单个延时单元的标准差优于0.5 ps。该校准方法采用时钟逻辑资源代替组合逻辑资源,重复性、稳定性较好,实现了对plain TDC的高精度自动校准。该方法同样适用于其他类型的TDC的码密度校准。     

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。     

基于TDC芯片的窄脉宽测量系统设计

通过介绍一个基于TDC(时间-数字转换器)芯片的高精度窄脉宽发生、测量和自校准电路,提出一种新的窄脉宽测量方法.文中论述了电路自校准原理.系统分为分频模块、延时模块、数字选择模块和显示模块4部分,实现过程简单,电路精度可调,最高精度为125 ps,功耗极低.     

一种0.6 V低压两级时间数字转换器

研究了用于超低功耗全数字锁相环(ADPLL)的时间数字转换器(TDC)在近阈值电源电压下的工作原理,提出了一种近阈值电压时间转换器。采用两级量化的TDC,通过时间放大器对量化余量进行放大,实现二次量化。针对TDC低压下的功耗、速度问题,实现了一种增益可扩展的时间放大器,提高了时间分辨率。基于130 nm CMOS工艺的仿真结果表明,两级量化时间数字转换器的分辨率为2.5 ps,动态范围为640 ps,微分非线性(DNL)最大值为0.9 LSB,积分非线性(INL)最大值为2.3 LSB。4倍时间放大器的增益误差为8.2%。     

一种具有比较器失调后台校准的无采样保持放大器型14位100MS/s流水线模数转换器

本文实现了一种不具有前端采样保持放大器的14位100MS/s的流水线模数转换器。为了提高第一级采样网络的匹配性,本文提出了一种用于降低第一级子模数转换器的后台失调校准电路。后台失调校准电路保证了比较器总失调不超过内建冗余结构的校准范围。所提出的模数转换器采用0.18um CMOS工艺进行流片,面积为12mm2。在1.8V电源电压下,模数转换器功耗为237mW。测量结果显示,在100MHz采样频率、30.1MHz输入频率下,模数转换器的信号与噪声失真比（SNDR）为71dB,无杂散动态范围（SFDR）为85.4dB,最大微分非线性（DNL）为0.22LSB,最大积分非线性（INL）为1.4LSB。     

非线性优化的时间数字转换器设计北大核心

在由FPGA超前进位单元级联构成的抽头延时链中，非线性通常较差，是TDC测量系统需要解决的重要问题之一。为了解决该问题，文章在已有的抽头采样序列(“SCSC”)基础上，提出了“混合”抽头采样序列的方法，显著改善了延时单元的非均匀性。所搭建的TDC包含了抽头延时链、采样逻辑电路、编码逻辑电路、码密度校准等模块，并在Xilinx Kintex-7系列芯片上进行验证。测试结果表明，提出的方法相较于“SCSC”序列下的微分非线性降低了32.0%,积分非线性降低了22.8%。通过进一步校准，所实现的TDC分辨率(LSB)为13.51 ps,测量精度为19.17 ps,微分非线性为[-0.45, 0.96] LSB,积分非线性在[-3.27, 1.33] LSB之间。     

基于TDC的GPS驯服恒温晶振系统设计

为满足测控系统对高精度时间频率的要求,设计了一种基于时间数字转换器(TDC)的驯服恒温晶振系统.使用GPS对恒温晶振进行实时校准,获得了高精度的频率信号.通过TDC测量时差数据计算得到恒温晶振的频率准确度,其时差测量精度达到250 ps.采用优化的递推平均滤波算法对时差数据进行滤波处理,消除了GPS秒信号抖动引入的干扰...     

基于码密度统计的流水线模数转换器校准算法研究

本文提出了一种用于校准流水线模数转换器线性误差的数字后台校准算法。该算法不需要修改转换器级电路部分,只需要一部分用于统计模数转换器输出码的数字电路即可完成。通过分析流水线模数转换器输出的数字码,该算法可以计算出每一级级电路对应的权重。本文利用一个14位的流水线模数转换器来验证该算法。测试结果显示,转换器的积分非线性由90LSB下降到0.8LSB,微分非线性由2LSB下降到0.3LSB;信噪失真比从38dB提高到66.5dB,总谐波失真从-37dB下降到-80dB。转换器的线性度有很大提高。     

用于生物医学成像的多通道高精度TDC芯片设计

针对生物医学成像设备的高分辨率、高采样率、低功耗、抗噪声等要求,设计了一种64通道,高精度,具有自校准功能的时间数字转换(TDC)电路.双Gray码计数器实现10bit"粗"计数,基于延迟锁相环(DLL)阵列的多采样技术实现8bit"细"时间的精确测量.64个通道共用一个深度为32字的异步先进先出(FIFO)单元存储时间信息.采用SMIC 0.18μm CMOS低压工艺实现电路.时间精度范围是71～143ps,动态范围是10～20μs,微分非线性误差DNL=0.8LSB,积分非线性误差INL=0.3LSB.该电路适用于生物医学成像,尤其是小动物PET成像系统.     

一种电容阵列结构的10位8通道1MS/s逐次逼近AD转换器

设计了一种用于多电源SoC的10位8通道1MS/s逐次逼近结构AD转换器。为提高ADC精度,DAC采用改进的分段电容阵列结构。为降低功耗,比较器使用了反相器阈值电压量化器,在模拟输入信号的量化过程中减少静态功耗产生。电平转换器将低电压数字逻辑信号提升为高电平模拟信号。采用UMC 55nm 1P6M数字CMOS工艺上流片验证设计。测试结果表明,当采样频率为1 MS/s、输入信号频率为10 kHz正弦信号情况下,该ADC模块在3.3 V模拟电源电压和1.0 V数字电源电压下,具有最大微分非线性为0.5LSB,最大积分非线性为1LSB。测得的SFDR为75 dB,有效分辨率ENOB为9.27位。     

一种基于FPGA的时钟相移时间数字转换器

提出了一种基于Xilinx Virtex-5 FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64 ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3 LSB。     

应用于无线传感网络SoC的逐次逼近A/D转换器

设计了应用于无线传感网络SoC解决方案的10位150 kS/s 逐次逼近A/D转换器.通过失调消除技术、合理的时序控制和版图设计,实现了电路的高精度和低功耗.设计的A/D转换器积分非线性和微分非线性分别为0.54 LSB和0.8 LSB;在150 kS/s采样率、14.3 kHz输入信号频率时,信噪比为60.8 dB,无杂散动态范围83.1 dB.设计实现基于TSMC 0.18 μm混合信号CMOS工艺,IP核面积为0.083 mm2,1.8 V工作电压下功耗为0.56 mW.     

一种自校准的14-bit 100-MSPs 电流舵型DAC

本论文介绍了一种14-bit, 100MS/s CMOS数模转化器的设计与实现。引入了以模拟电流校准概念为基础模拟后台自校准技术。设计采用了恒定时钟负载开关驱动电路、校准周期随机化电路和输出自归零技术来提高DAC的动态性能。芯片利用中芯国际0.13-μm CMOS工艺实现,有效面积为1.33mm×0.97mm。数字和模拟电路分别在1.2/3.3V供电下工作,总的电流消耗为50mA。测试到的微分非线性和积分非线性分别为3.1LSB和4.3LSB。在100MHz采样频率,1MHz输入信号的工作条件下,测试得到的SFDR为72.8dB。     

基于二分校准的混合型数字脉宽调制器

提出了一种基于混合型数字脉宽调制器(HDPWM)的带延迟线二分法校准机制的新电路结构,能有效地提高DPWM的线性度。详细介绍了混合型DPWM的工作原理,阐述了基于二分法机制的自校准电路的整体结构。分析了该结构的后仿真结果,并与带延迟锁相环(DLL)结构的DPWM的后仿真结果相比较。在32 MHz的时钟下,该电路成功实现了开关频率为2 MHz的数字DC-DC变换器中的9-bit DPWM。该电路基于0.13μm 1.2V CMOS工艺实现,最大差分非线性(DNL)仅为0.136 LSB,积分非线性(INL)为0.15 LSB。     

一种用于高速流水线ADC的数字延迟锁相环电路

给出了一种应用于高速流水线A/D转换器的数字延迟锁相环电路.该电路的锁定过程采用顺序查找算法,设计了锁定检测窗口,用来判断延迟后的输出时钟信号是否满足锁定条件,根据检测结果即时调整延时大小,能有效避免误锁现象,准确完成延迟锁相功能.该数字延迟锁相环采用SMIC 0.18 μm 1.8 VCMOS工艺实现,频率范围为40～250 MHz.在输入最大频率下,仿真的锁定时间约为690 ns,抖动约为1.5 ps.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

一个59mW 10位40MHz流水线A/D转换器

设计了一个工作在3.0V的10位40MHz流水线A/D转换器,采用了时分复用运算放大器,低功耗的增益自举telescopic运放,低功耗动态比较器,器件尺寸逐级减小优化功耗.在40MHz的采样时钟,0.5MHz的输入信号的情况下测试,可获得8.1位有效精度,最大积分非线性为2.2LSB,最大微分非线性为0.85LSB,电路用0.25μm CMOS工艺实现,面积为1.24mm2,功耗仅为59mW,其中同时包括为A/D转换器提供基准电压和电流的一个带隙基准源和缓冲电路.     

一种14位400MS/S分段型电流舵DAC的设计

基于TSMC O.25μm CMOS工艺,采用分段开关电流结构,设计了一种基于2.5 V电源电压的14位400MS/s D/A转换器.该D/A转换器内置高精度带隙基准源、高速开关驱动电路和改进的Cascode单位电流源电路,以提高性能.D/A转换器的积分非线性(INL)和微分非线性(DNL)均小于0.5 LSB.在400 MHz采样频率、199.8 MHz输出信号频率时,其无杂散动态范围(SFDR)达到85.4 dB.     

用于超快光计时的时间数字转换器

设计了一款基于延迟锁定环(DLL)和同步计数器结构的10位片上时间数字转换电路(TDC).采用两步层级设计方法,利用同步计数器进行粗量化输出6位二进制码,量化时钟周期的整数倍,再利用高性能差分DLL输出16路固定相移的时钟信号采样,精量化不足一个时钟周期的部分,输出4位温度计码.该结构可以提供较好的精度、动态范围以及转换速度,与传统的子门延时TDC相比,该结构TDC占用的芯片面积更少,转换速度更高,受工艺、电压及温度影响更少.仿真结果表明:该TDC具有LSB 62.5 ps和MSB 64 ns的动态范围,满足一般与时间相关的单光子计数需要.     

一种11位80MS/s分段式电流舵DAC的设计与验证

基于SMIC 0.13μm CMOS工艺,在3.3V/1.2V(模拟/数字)双电源下,设计了一种11位80MS/s的数/模转换器(DAC)。电路采用分段式电流舵结构,高6位为温度计码,低5位为二进制码。该DAC应用于无线通信SoC的模拟前端。IP核尺寸为960μm×740μm,功耗40mW,电路仿真结果显示,DAC的最大积分非线性误差和微分非线性误差分别为0.5LSB和0.3LSB。在20MHz输出信号频率和80MHz采样率下,DAC差分输出的SFDR为80dB。设计的电路已经通过MPW流片验证,给出了DAC芯片照片与实测数据。