高精度电容式MEMS加速度计系统设计

在传统Σ-Δ架构基础上,引入了低精度高速模/数转换器(ADC),将前置放大器输出的模拟电压信号转换为数字信号,有利于简化电容式微电子机械系统(MEMS)加速度计系统模拟接口电路设计.在嵌入ADC的MEMS加速度系统中,采用过采样平均数字算法对信号进行估计,有效降低系统对前置放大器噪声性能的需求,利于实现低功耗和高精度的设计目标.仿真结果表明:与未采用过采样平均技术相比,当前置放大器输出等效噪声大于1μV/Hz时,系统的信噪比(SNR)提高了约10dB.     

基于预测滤波器的数字降噪耳机研究

通常数字降噪耳机采用的自适应滤波器,一般基于LMS、NLMS等算法,但是由于A/D转换存在一定的延迟,导致实际降噪效果降低,故降噪耳机上的主动降噪系统需要对噪声进行预测.通过线性预测算法和改进滤波器,对已经采样的噪声信号进行算法分析,预测下一时刻的噪声信号,在Matlab中实现对飞机引擎噪声进行预测,并将降噪效果与LMS自适应滤波器的降噪效果进行比较.仿真结果表明,在处理低频噪声时,预测滤波器效果要优于LMS自适应滤波器.     

基于列共用多采样技术的ＣＭＯＳ图像传感器读出电路设计

针对CMOS图像传感器中相关多采样(correlated multiple sampling, CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(Fixed Pattern Noise, FPN),改善CMOS图像传感器的成像质量。列共用多采样技术采用开关控制读出电路和像素的连接关系,以多列共用的读出电路对像素依次进行时序错开时间缩短的多次采样,完成所有像素量化的总时间保持不变。基于列共用多采样技术读出电路的降噪效果在110nm的CMOS工艺下进行了仿真和验证。随着采样数M从1到4变化,读出时间没有增长,瞬态噪声仿真得到整个读出链路的输入参考噪声从123.8μV降低到60.6μV;加入列FPN进行仿真,输入参考失调电压由138μV降低到69μV。     

适用于像素CZT辐射探测器ROIC的高精度S/H电路

为了提高像素CZT辐射探测器读出电路的精度,用Cadence 的Spectre工具基于GSMC0.18 μm工艺模型模拟仿真,设计了一种适用于像素CZT辐射探测器读出电路的高精度双相采样保持电路.首先,用两个电流脉冲信号源建立了前置放大器的输出信号模型,它包括高频噪声和幅度为0.28 mV有用信号.然后,设计了一个用于高精度采样保持电路的高性能运算放大器.经过模拟仿真得到其共模输入范围为0.6～1.4 V,直流增益为74～80 dB,相位裕度大于60°.最后完成了高精度双相采样保持电路的设计,仿真结果显示它能很好的跟随输入信号的形状并且能在信号幅度达到相对误差为0.35%的采样保持精度.     

一种消除CMOS图像传感器行噪声的时序

为了消除CMOS图像传感器中随机变化的行噪声,在传统相关双采样的基础上,提出了一种新的读出时序.该时序采用行相关双采样方法,同时对相邻的两行像素进行操作,在采集图像信号的同时,把行随机噪声也采样到电容上,进行全差分操作,将行噪声消除.仿真结果表明:这种读出方法可以将行随机噪声大幅减小,经放大器放大32倍后噪声仍小于AD...     

应用于CMOS图像传感器的高速列级ADC

提出了一种应用于CMOS图像传感器中的高速列级ADC。采用单斜ADC与TDC结合的方法,先将模拟电压信号转换为成比例的时间段,再通过TDC量化为相应的数字码,其转换时间主要取于TDC的量化范围,解决传统列级单斜ADC转换速率低的问题。设计采用0.18μm CMOS工艺。Spectre仿真表明,在模拟电路3.3 V、数字电路1.8 V的供电电压下,ADC的信噪失真比(SNDR)达到51.2 dB,整体功耗为1.76 mW,列级电路功耗为236.38μW,采样频率为1 MS/s,输入信号范围为1.6 V,满足CMOS图像传感器系统的应用要求。     

一种适用于远场噪声抑制的电台话音采集装置

为降低远场噪声对机载超短波电台话音采集的影响,基于麦克风阵列放大器LMV1090和单片机AT89C51重新设计了电台的话音采集装置,在其控制器内增加了模拟的话音增强电路。相比较数字语音增强技术,模拟技术省去了传统的信号放大和A/D、D/A转换电路,对电台硬件改动更少。软件采用单片机控制采集放大器的增益,具备较大的灵活性。试用结果表明,该话音采集装置对远场噪声有较好的抑制效果。     

涡街流量传感器信号处理方法研究

设计一种基于变增益运算放大器和DSP数字信号处理单元的新型涡街流量计信号处理电路.利用DSP上集成的模拟数字转换电路(A/D)实时检测涡街流量计传感器输出信号的幅度和频率,采用数字模拟转换电路(D/A)对变增益运放进行控制,控制传感器输出信号幅度的相对稳定.针对涡街流量计输出信号的频率特性,设计基于DSP的FIR滤波算法,实现输出信号噪声的初步抑制,削弱原始信号中强噪声干扰.滤波后信号由DSP进行频率信息的精确计算以及流量的解算.实验结果表明,变增益运算放大电路有效解决了涡街流量计传感器输出信号幅度变化范围大而造成的放大电路复杂,分段放大信号幅度不连续等问题;采用DSP进行数字滤波及频率计算,实现了信号中噪声的抑制以及高精度流量解算.     

基于FPGA的多通道并行高速采样研究

数据采样精度和采样速率是A/D转换的重要技术指标。目前受半导体工艺技术的限制,高采样精度的A/D芯片一般具有较低的采样速率。本文提出一种时间交替ADC采样技术,通过在时域上多通道并行交替采样,使采样速率达到原来单片ADC的多倍。最后进行多路交替采样试验,结果验证了该方法的正确性。     

一种增益增强型套筒式运算放大器的设计

设计了一种用于高速ADC中的全差分套筒式运算放大器。从ADC的应用指标出发,确定了设计目标,利用开关电容共模反馈、增益增强等技术实现了一个可用于12bit精度、100MHz采样频率的高速流水线(Pipelined)ADC中的运算放大器。基于SMIC0.13μm,3.3V工艺,Spectre仿真结果表明,该运放可以达到105.8dB的增益,单位增益带宽达到983.6MHz,而功耗仅为26.2mW。运放在4ns的时间内可以达到0.01%的建立精度,满足系统设计要求。     

A low-noise fully-differential CMOS preamplifier for neural recording applications

A fully-differential bandpass CMOS preamplifier for extracellular neural recording is presented in this paper.The capacitive-coupled and capacitive-feedback topology is adopted.We describe the main noise sources of the proposed preamplifier and discuss the methods for achieving the lowest input-referred noise.The preamplifier has a midband gain of 43 dB and a DC gain of 0.The-3 dB upper cut-off frequency of the preamplifier is 6.8 kHz.The lower cut-off frequency can be adjusted for amplifying the field or action potentials located in different bands.It has an input-referred noise of 3.36 μVrms integrated from 1 Hz to 6.8 kHz for recording the local field potentials(LFPs)and the mixed neural spikes with a power dissipation of 24.75 μW from 3.3 V supply.When the passband is configured as 100 Hz-6.8 kHz for only recording spikes,the noise is measured to be 3.01 μVrms.The 0.115 mm2 prototype chip is designed and fabricated in 0.35-μm N-well CMOS(complementary metal oxide semiconductor)2P4M process.     

一种新的片上抑制CMOS图像传感器暂态噪声方法术

暂态噪声是CMOS图像传感器暗光下噪声的重要组成部分,不但影响图像质量,而且限制图像动态范围的提高。提出了一种新的自适应片上抑制CMOS图像传感器暂态噪声的方法。将多帧采样图像进行空间转换,使用自适应增益将多帧采样图像中相应像素进行加权平均,进行空间逆变换,得到去噪后的像素值。对20组图片进行实验,结果表明算法能够克服...     

CZT像素核辐射探测器读出电路的设计

CZT作为一种新型室温核辐射探测器材料,适用范围广泛,设计一种有效的CZT读出电路意义重大。采用CMOS技术设计了一种高分辨率、低功耗的CZT像素核辐射探测器读出电路。该读出电路包括电荷敏感型前置运放、整形滤波网络、放大级。运放采用PMOS输入折叠共源共栅结构,滤波网络采用简单的RC—CR结构。在GPDK 0.18μm CMOS工艺下进行的仿真,表明该读出电路的灵敏度为0.3mV/keV,探测能量范围为20～200 keV,单信道功耗为1 mW。     

一种10 bit 1 MS/s SAR ADC的设计实现

基于0.13μm CMOS工艺,设计了一种采样率达到1 MS/s的10位逐次逼近模数转换器,其中逐次逼近数字控制逻辑采用全定制的方法,减小了数字单元的面积和功耗;比较器中的预放大器分别采用了二极管连接和开关管复位的方式将各级运放的输出短接,加快比较速度,最后一级锁存器采用改进的两级动态锁存器,进一步提升比较速度的同时降低了失调误差。实验结果表明,1.2 V电源电压下,所设计的ADC采样率达到1 MS/s,输入信号频率为12.5 kHz时,测得的输出信号信噪比为54.47 dB,SFDR为45.18 dB。     

被动FTIR遥感技术的微弱信号调理电路设计

微弱信号调理电路设计的好坏直接影响到被动傅里叶变换红外光谱仪(FTIR)的探测精度。基于HgCdTe光电导型红外探测器接受干涉光后输出的微弱电信号来设计前置检测电路和放大电路,该电路具有高增益、高信噪比、相位补偿功能,有效降低了噪声和温漂以及大的动态输入范围等特性。红外探测器将干涉红外光转换为10-8mA数量级的微弱电信号,在此输入条件下对信号调理电路进行实测,试验结果表明,该电路测量精度高,具有较好的稳定性,且结构简单易实现,可以在光谱仪应用中验证其正确性和可行性。     

Blue‐Noise Remeshing with Farthest Point Optimization

In this paper, we present a novel method for surface sampling and remeshing with good blue‐noise properties. Our approach is based on the farthest point optimization (FPO), a relaxation technique that generates high quality blue‐noise point sets in 2D. We propose two important generalizations of the original FPO framework: adaptive sampling and sampling on surfaces. A simple and efficient algorithm for accelerating the FPO framework is also proposed. Experimental results show that the generalized FPO generates point sets with excellent blue‐noise properties for adaptive and surface sampling. Furthermore, we demonstrate that our remeshing quality is superior to the current state‐of‐the?art approaches.     

Simulink behavioral modeling of a 10-bit pipelined ADC

The increasing architecture complexity of data converters makes it necessary to use behavioral models to simulate their electrical performance and to determine their relevant data features. For this purpose, a specific data converter simulation environment has been developed which allows designers to perform time-domain behavioral simulations of pipelined analog to digital converters (ADCs). All the necessary blocks of this specific simulation environment have been implemented using the popular Matlab simulink environment. The purpose of this paper is to present the behavioral models of these blocks taking into account most of the pipelined ADC non-idealities, such as sampling jitter, noise, and operational amplifier parameters (white noise, finite DC gain, finite bandwidth, slew rate, and saturation voltages). Simulations, using a 10-bit pipelined ADC as a design example, show that in addition to the limits analysis and the electrical features extraction, designers can determine the specifications of the basic blocks in order to meet the given data converter requirements.     

单斜率ADC行为级建模与仿真

设计了一种基于Matlab Simulink的8bit单斜率型(single-slope)模数转换器(Analog-to-Digital Converter ADC)的系统模型,此模型充分考虑实际电路中存在的多种非理想效应。通过对一个8bit single-slope进行行为级仿真,对single-slope ADC的静态特性和动态特性进行了分析,得出的有效参数可以有效地指导实际电路的设计。