混合信号IC的ESD保护电路设计

从电路设计的角度,介绍了混合信号IC的输入、输出、电源箝位ESD保护电路.在此基础上,构建了一种混合信号IC全芯片ESD保护电路结构.该结构采用二极管正偏放电模式,以实现在较小的寄生电容情况下达到足够的ESD强度;另外,该结构在任意两个pad间均能形成ESD放电通路,同时将不同的电源域进行了隔离.     

深亚微米大容量PROM芯片ESD保护技术

从全芯片角度出发,采用多电源ESD架构和全芯片ESD设计,对整颗芯片提供全方位的ESD保护,介绍了基于0.18μm CMOS工艺设计的大容量PROM芯片的ESD设计技术。同时,通过对高压编程引脚的ESD加固设计,提高了芯片的整体抗ESD能力。最终产品ESD测试满足项目要求。     

多电源混合电压SoC的全芯片ESD设计实例

SoC是含有微处理器、外围电路等的超大规模集成电路,具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,SoC的ESD设计成为设计师面临的一个新的设计挑战。文章详细介绍了一个复杂的多电源、混合电压专用SoC芯片的全芯片ESD设计方案,并结合电路特点仔细分析了SoC芯片ESD设计的难点,提出了先工艺、再器件、再电路三个层次的分析思路,并将芯片ESD总体解决方案中的关键设计重点进行了逐一分析,最后给出了全芯片ESD防护架构的示意图。该SoC芯片基于0.35μm 2P4M Polycide混合信号CMOS工艺流片,采用文中提出的全芯片ESD防护架构,使该芯片的HBM ESD等级达到了4kV。     

基于CMOS工艺的全芯片ESD保护电路设计

介绍了几种常用ESD保护器件的特点和工作原理,通过分析各种ESD放电情况,对如何选择ESD保护器件,以及如何设计静电泄放通路进行了深入研究,提出了全芯片ESD保护电路设计方案,并在XFAB 0.6 μm CMOS工艺上设计了测试芯片.测试结果表明,芯片的ESD失效电压达到5 kV.     

深亚微米CMOS IC全芯片ESD保护技术

CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制。因此,需要采取更加有效而且可靠的ESD保护措施。基于改进的SCR器件和STFOD结构,本文提出了一种新颖的全芯片ESD保护架构,这种架构提高了整个芯片的抗ESD能力,节省了芯片面积,达到了对整个芯片提供全方位ESD保护的目的。     

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。     

一种用于混合电压芯片的新型ESD防护触发电路

为了降低芯片成本,通过使用低压器件串联的方式构造静电防护触发电路,使芯片在没有使用高压I/O器件的情况下实现了高压电源域的ESD防护。由于该触发电路未使用电容器件,因此有效地降低了ESD触发电路所占用的芯片面积,并且该电路为静态电压触发,其开启时间可远长于一般电容电阻耦合的触发电路。通过在HSPICE中使用类ESD(ESD-like)的方波脉冲,可以看出该电路在发生ESD时能有效地触发ESD器件,而在芯片正常工作时不易因外界干扰而产生误触发。     

混合信号电路设计技术研究

本文针对航天电子系统小型化发展的特殊要求,提出在星载电子系统中进行混合信号电路设计,重点探讨了混合信号电路设计技术所面临的问题及其对策,并以星载计算机的下行信道设计为例,对航天微电子系统的混合信号设计进行了初步探索。     

ESD电路保护设计中的若干关键问题

兼顾ESD抑制器件的电容和布局因素的超高速数据传输线路保护电路设计师在设计实用而可靠的产品过程中面临着许多静电放电(ESD)问题。不仅如此,电子产品市场向更高数据吞吐量和信号速度发展的趋势更使这本已复杂的问题雪上加霜。ESD保护基本上分为两类:即在制造过程中的保护以及在“现实”环境中的保护。     

CMOS电路芯片ESD保护电路设计技术的发展

本文简要地回顾了ＣＭＯＳ电路芯片上ＥＳＤ保护电路设计技术发展概况，给出了在中小规模、大规模及超大规模各阶段的ＣＭＯＳ电路芯片上ＥＳＤ保护电路的主流技术，双寄生的ＳＣＲ结构ＶＬＳＩ ＣＭＯＳ芯片上ＥＳＤ保护电路的最新设计技术，就其ＥＳＤ保护原理、设计技术及取得的成果做了较详细分析和探讨。对于研制高密度、高速度的ＶＬＳＩ ＣＭＯＳ电路。开展高ＥＳＤ失效阈值电压，小几何尺寸及低ＲＣ延迟时间常数保护电路的     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

CMOS射频集成电路ESD保护的挑战

随着集成电路(IC)T艺进入深亚微米水平,以及射频(Radi0.Frequency,RF)IC工作频率向数千兆赫兹频段迈进,片上防静电泄放(ESD)保护设计越来越成为RF IC设计的挑战.产生这一挑战的关键原因在于ESD保护电路和被保护的RF IC核电路之间存在着不可避免的复杂交互影响效应.本文讨论了RF ESD保护的研究和设计领域的最新动态,总结了所出现的新挑战、新的设计方法和最新的RF ESD保护解决方案.     

CMOS VLSI ESD保护电路设计技术

本文对CMOSVLSI芯片ESD失效现象及其ESD事件发生机理进行了分析,介绍了CMOSVLSIESD保护电路设计技术。使用具有大电流放电性能的MOS器件构成的ESD电路,以及采用周密的版图布局布线技术,可实现良好的ESD保护性能。     

CMOS集成电路中ESD保护技术研究

分析ESD失效的原因和失效模式,针对亚微米CMOS工艺对器件ESD保护能力的降低,从工艺、器件、电路三个层次对提高ESD保护能力的设计思路进行论述。工艺层次上通过增加ESD注入层和硅化物阻挡层实现ESD能力的提高;器件方面可针对电路的特点,选择合适的器件(如MOS,SCR,二极管及电阻)达到电路需要的ESD保护能力;电路方面采用栅耦和实现功能较强的ESD保护。     

亚微米集成电路的ESD保护设计

介绍了一种带ESD瞬态检测的VDD-VSS之间的电压箝位结构,归纳了在设计全芯片ESD保护结构时需要注意的关键点;提出了一种亚微米集成电路全芯片ESD保护的设计方案,从实例中验证了亚微米集成电路的全芯片ESD保护设计.     

深亚微米CMOS IC抗噪声ESD保护电路的设计

CMOS工艺技术缩小到深亚微米阶段，电路的静电(ESD)保护能力受到了更大的限制。因此，需要采取更加有效并且可靠的静电放电保护设计。文章提出了一种新型的ESD保护电路，以LVTSCR结构为基础，结合栅耦合技术以及抗噪声干扰技术。这种新型电路即使被意外触发也不会引起闩锁效应，提高了ESD保护电路的可靠性，实现了全芯片保护。     

Design and Analysis of On-Chip ESD Protection Circuit with Very Low Input Capacitance for High-Precision Analog Applications

An ESD protection design is proposed to solve the ESD protection challenge to the analog pins for high-frequency or current-mode applications. By including an efficient power-rails clamp circuit into the analog I/O pin, the device dimension (W/L) of ESD clamp device connected to the I/O pad in the analog ESD protection circuit can be reduced to only 50/0.5 (m/m) in a 0.35-m silicided CMOS process, but it can sustain the human-body-model (machine-model) ESD level of up to 6 kV (400 V). With such a smaller device dimension, the input capacitance of this analog ESD protection circuit can be significantly reduced to only 1.0 pF (including the bond pad capacitance) for high-frequency applications. A design model to find the optimized layout dimensions and spacings on the input ESD clamp devices has been also developed to keep the total input capacitance almost constant (within 1% variation), even if the analog input signal has a dynamic range of 1 V.     

一种新型互补电容耦合ESD保护电路

提出了一种改进型的基于亚微米工艺中ESD保护电路,它由互补式电容实现,结构与工艺简单。电路采用0.6μm1P2MCMOS工艺进行了验证,结果表明,ESD失效电压特性有较明显改善,可达3000V以上。