采用三相交流电源的低功耗绝热时序电路

研究采用三相交流电源的绝热时序电路.首先介绍了采用三相交流电源的双传输门绝热电路并分析其工作原理，在此基础上提出了性能良好的低功耗绝热D、T与JK触发器.使用绝热触发器设计时序系统的实例被演示.SPICE程序模拟表明，设计的电路具有正确的逻辑功能及低功耗的优点。     

基于2N-2N2P结构的绝热非整数除电路设计

该文首先利用2N-2N2P逻辑电路结构,实现能量和信息均可恢复的绝热触发器,然后利用误差计算和偏差校正的方法,提出稳定的能量信息恢复型绝热非整数除电路设计方案,最后用计算机模拟程序检验了上述电路的正确性。     

基于绝热逻辑的低功耗乘法器电路设计

基于绝热开关理论的能量回收逻辑与传统的静态CMOS逻辑相比,能够大大减少电路的功率消耗。这里介绍了一种使用单相正弦电源时钟的能量回收逻辑,分别用静态CMOS逻辑和这种能量回收逻辑设计,并仿真了一个两位乘法器电路,比较了这两种电路的性能。研究表明,采用能量回收逻辑设计的乘法器显著降低了电路的功率消耗。     

一种用于DSCRL绝热电路的新型功率时钟

提出了一种用于DSCRL(双摆幅电荷恢复逻辑)绝热电路的新型四相功率时钟,该功率时钟采用了非对称的方法来优化其时序,比已提出的采用对称技术来优化时序的六相功率时钟更简洁.这种新型的功率时钟用于DSCRL绝热电路后,该电路仍然保持了其能量恢复的高效性,同时还降低了电路设计的复杂性,这一结论已被文中的HSPICE 模拟结果证明.     

三值绝热多米诺加法器开关级设计

通过对绝热多米诺电路和加法器的研究,该文提出一种新颖低功耗三值加法器的开关级设计方案.该方案首先利用开关-信号理论,结合绝热多米诺电路结构特点,推导出三值加法器本位和电路与进位电路的开关级结构式,由此得到一位三值加法器单元电路;然后通过单元电路的级联得到四位三值绝热多米诺加法器;最后,利用Spice软件对所设计的电路进行模拟,结果显示所设计的四位三值绝热多米诺加法器具有正确的逻辑功能,与四位常规多米诺三值加法器相比,能耗节省约61％.     

可预置绝热触发器的设计及其应用

研究了采用交流能源的可预置绝热触发器。首先对CMOS电路的能量恢复原理进行了分析，在此基础上，提出了性能良好的低功耗绝热触发器，并设置了它的预置控制端，使该触发器可方便地应用于时序电路设计。验征了采用该触发器设计时序系统的实例。SPICE模拟表明，所设计的电路具有正确的逻辑功能及低功耗的优点。     

同步时序逻辑电路设计步骤研究

通过对时序逻辑电路设计部分教学过程的设计步骤分析研究,强化了原始状态的确定在设计过程中的重要性,在清晰设计思路,强化时序逻辑电路经典的设计方法的同时,补充了与实践应用相关的设计实例,完善了时序逻辑电路的设计步骤。     

一种混合型超高速低功耗ECL电路的设计

本文提出了一种混合型超高速低功耗ＥＣＬ电路结构，并用该电路结构设计制作了工作频率达１０００ＭＨｚ的多功能波形变换器，解决了超高速与低功耗之间的矛盾，适于设计制作超高速大规模集成电路。     

米里电路设计中的状态化简问题

本文讨论了米里电路设计中的状态化简问题,指出状态化简后的电路有可能不能正常工作,给出了状态化简的适用条件和使用注意事项。     

无源超高频RFID传感器的低功耗基带电路设计

给出了一个集成温度传感器的无源超高频RFID标签的数字基带电路设计.该标签是基于MIT AUTO-ID中心的Class 0协议设计的.首先从理论上进行分析,然后采用了多种低功耗技术来降低芯片的总功耗.给出了设计、实现、验证的完整流程,用了FPGA开发板验证了设计原型,并且用Chartered半导体公司的1P4M0.35μm工艺流片成功.在2V的电源电压下,除去存储器的逻辑部分电路的功耗为8.9 μW.     

用虚拟技术分析和设计数字电路

本文介绍EWB（虚拟电子工作台）软件在分析和设计数字电路中的应用,列举了用该软件分析或设计组合电路、时序电路、脉冲电路及数字系统的几个实例。     

Energy Efficient Adiabatic Multiplier-Accumulator Design

This paper presents a strategy for minimizing non-adiabatic dissipation in adiabatic arithmetic units. The non-adiabatic dissipation is minimized by architectural design involving a small number of complex logic gates. Circuit design of complex adiabatic gates, based on ordered binary decision diagrams (OBDD), is introduced. An optimized architecture for adiabatic parallel multipliers is proposed and savings in energy dissipation over competing architectures are estimated. Experimental results obtained from implementation of an adiabatic multiply-accumulate (MAC) unit suggest that the proposed strategy provides substantial improvement in energy efficiency over equivalent non-adiabatic and alternative adiabatic implementations, while achieving a competitive operating speed.     

具有预计算功能的新型绝热数值比较器设计

该文通过对钟控传输门绝热逻辑(Clocked Transmission Gate Adiabatic Logic,CTGAL)电路和数值比较器电路工作原理及结构的研究,提出了一种基于CTGAL电路的具有预计算功能的新型绝热数值比较器设计方案。该方案具有冗余抑制作用,将其与利用PAL-2N电路设计的低功耗绝热数值比较器相比,功耗节省平均约60%。PSPCIE模拟结果表明,此数值比较器逻辑功能正确,低功耗特性明显。     

数字电路启动自复零脉冲产生电路及其版图的设计

在铝栅CMOS数字电路中,采用一个低跨导pMOS管和一个低跨导nMOS管及两个专门设计的大电容和两级普通倒相器,可构成一个自复零电路。在芯片电源接通时,该电路产生一个具有一定持续时间的脉冲,使芯片所有应复零的电路复位。本文对这种电路进行了电路设计分析和版图设计分析,并给出了该电路元件的设计尺寸。     

忆阻数字逻辑电路设计

该文简要概述了忆阻器理论的提出、应用现状及其在电子技术领域发展的现状,介绍了忆阻器在数字逻辑电路设计中的重要意义,并结合惠普(HP)忆阻器的二值特性及其电路特性,对忆阻器在数字逻辑电路设计中的发展、趋势及可应用前景进行了综述,可为忆阻器在数字逻辑电路中的后续研究及相关应用提供一定的参考。     

绝热开关的工作特性及其能耗分析

本文对绝热充电原理以及绝热开关的工作特性进行了详细讨论,建立了绝热开关的能耗计算模型。ＰＳＰＩＣＥ模拟证明了所提出的计算模型的正确性。文章最后对包括输入激励在内的整个绝热开关的能耗进行了综合分析,它是分析复杂绝热电路的基础并为在设计能量恢复型电路时合理选取在关参数提供了理论依据。     

采用三相电源的互补传输管绝热逻辑电路

提出了一种由三相电源驱动的新绝热逻辑电路--complementary pass-transistor adiabatic logic(CPAL).电路由CPL电路完成相应的逻辑运算,由互补传输门对输出负载进行绝热驱动,电路的整体功耗较小.指出选取合适的输出驱动管的器件尺寸可进一步减小CPAL电路的总能耗.设计了仅由一个电感和简单控制电路组成的三相功率时钟产生电路.为了验证提出的CPAL电路和时钟产生电路,设计了8bit全加器进行模拟试验.采用MOSIS的0.25μm CMOS工艺,在50～200MHz频率范围内,CPAL全加器的功耗仅为PFAL电路和2N-2N2P电路的50%和35%.     

基于时序特征的三值施密特电路设计原理

本文分析了三值施密特电路工作过程中的时序特征,并利用时序电路的设计方法,提出三值施密特电路的设计方案,ＰＳＰＩＣＥ模拟证明了所设计的电路具有正确的施密特电路特性。     

波形模拟器关于组合电路中竞争冒险的应用

为了更好地研究组合逻辑电路的竞争冒险现象,提出了一种关于组合电路竞争冒险的波形模拟方法,利用基于布尔过程的波形模拟器对电路进行模拟.该方法为检测电路中的竞争冒险现象提供了帮助,能有效降低对某些尖峰脉冲敏感的负载电路所产生的影响.实验结果证明了该方法的可行性和有效性.     

CMOS数字电路的速度功耗优化设计

在既定工艺条件下,改善电路性能可以通过改进要用不同的时钟技术,以及调整电路的器件尺寸来实现;改进电路,可以提高电路速度,减小或消除时钟偏差问题,选择适当的时钟技术,能够满足功耗、速度或可靠性等方面的不同要求;在优化程序的帮助下,调整器件尺寸能大大减小电路面积并改善电路性能。文中对以上几个方面进行理论分析和计算机模拟,得到有有关高速ＣＭＯＳ电路的选择原则和设计方法。